TW200810107A - High performance 3D FET structures, and methods for forming the same using preferential crystallographic etching - Google Patents

High performance 3D FET structures, and methods for forming the same using preferential crystallographic etching Download PDF

Info

Publication number
TW200810107A
TW200810107A TW096113387A TW96113387A TW200810107A TW 200810107 A TW200810107 A TW 200810107A TW 096113387 A TW096113387 A TW 096113387A TW 96113387 A TW96113387 A TW 96113387A TW 200810107 A TW200810107 A TW 200810107A
Authority
TW
Taiwan
Prior art keywords
dimensional
crystal
field effect
effect transistor
semiconductor
Prior art date
Application number
TW096113387A
Other languages
English (en)
Other versions
TWI408803B (zh
Inventor
Thomas W Dyer
Hai-Ning S Yang
Original Assignee
Ibm
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ibm filed Critical Ibm
Publication of TW200810107A publication Critical patent/TW200810107A/zh
Application granted granted Critical
Publication of TWI408803B publication Critical patent/TWI408803B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

200810107 九、發明說明： 【發明所屬之技術領域】 本發明係關於可用於互補式金屬氧化半導體（CMOS)電 路之半導體裝置。更特別地，本發明係關於置於相同基板上並 具有混合通道方向之三維場效電晶體(FETs)，亦即三維場效電 晶體的通道係沿不同組半導體晶面定向，用以提高個別三維場 效電晶體之載子遷移率，及藉由優先晶體蝕刻(preferential 金 crystall〇graPhic etching)來形成三維場效電晶體之方法。 【先前技術】 二維半導體裝置，如鰭狀場效電晶體與三閘極場效電晶 體，皆具有超過習知平面裝置之顯著性能優點，其包括但不限 於·具有較佳之通道閘極控制，以及具有較少之本質閘極延遲。 …不過’ 1^著二維半導體裝置尺寸削、，裝置性能會由於遷 • 移率降級而變得難以改善。載子遷移率取決於通道表面之方 向:特，是，當通道區域由單晶石夕形成，通道表面則沿{刚} 矽曰曰面=向時，電子遷移率會提高，但電洞遷移率則會降級。 或者’當由單晶石夕形成通道區域時，通道表面則沿{ 110}石夕 晶面定向時，電洞遷移率會提高，但電子遷移率則會降級。 隨者以上之推論，對形成三維p通道 型場效電㈣心由於沿丨丨叫面謝好=同置遷(移卩 6 200810107 率’因此{110)石夕表面是最理想的，其使三維p型場效電晶 體具有較高之驅動電流。不過，這類表面完全不適合用來形成 三維11通道場效電晶體裝置（η型場效電晶體）。對形成三維n 型場效電晶體裝置而言，由於沿丨1〇〇}面之電子遷移率的提 尚，{ 100}矽表面反而最理想，其使三維n型場效電晶體具有 較局之驅動電流。 Z 有鑑於上述，需要提供置於相同基板之三維半導體裝置結 構，但卻具有不同之表面方向（亦即，混合表面方向），以提 供於個別三維場效電晶體裝置最理想之載子遷移率。 亦需要提供一種積體半導體裝置之製造方法，積體半導體 裝置包含^有混合通道方向之互補式三維場效電晶體亦即包 括具有沿第-組等效晶面定向的通道之三維n型場效電晶 體，其提供相對較高的電子遷移率，以及具有沿第二不同曰曰 ^晶面定向的通道之三維P型場效電晶體，以提供相對較之 電洞遷移率。 彳仅N之 【發明内容】 於方面’本發明提供一種半導體裝置 ⑽半導魏構胁其上之—基板，三維轉^二古維 與基板之上表®直接_之絲面， 二 額外表面，中：維料㈣aw 诚職板的多個 紅翻絲面係定向辟第 面之―，且三維轉體結構的多侧外表面定向沿著j 7 200810107 -一不同組等效晶面。 在此所使用的、、三維(3D)〃一詞意指相較其寬度與長度， 具有一厚度與高度的結構，亦即，此結構的厚度或高度不小於 寬度或長度較大者的10%。 在本發明所使用的、等效晶面（eqUiValent CryStal planes )" w 一同係為由米勒指數（MillerIndexes)所定義之等效晶面或面 豕族’將於下文有更詳細的說明。 較佳地，基板包含具有絕緣層置於其上之至少一基底半導 體基板層。本發明的三維半導體結構具有三角形、五^形或類 ΐ的截ΐ。三維半導體結構包含任何適當之單晶半導體材料。、 當包含單晶石夕時’第一與第二組等效晶面較佳地，但不一定選 自於包含{ωο}、{110}與{11U矽晶面所組成的群組。 底 於另一方面，本發明係關於三維場效電晶體（FET)，其 ===域、_區域、通道區域與_堆疊，源極、祕 主、通道區域係置於三維半導體結構’其位於基板上並且 個額外表面’其中三維半導體結制底表岐向沿著 、、且專效晶面之一’且三維半導體結構的多個額 沿的第二不同έ且箄对曰而曰田 、又疋向 - A , 寺效日日面且閘極堆®置於通道區域上方並产 晶體的載子通 道。 -、、隹半導赌構_絲面蚊義三維場效電 α 8 200810107 -其姑關於—半導體裝置，包含置於 娀土及極隨、1二第—三維場效電晶體，且各包含源極區 ；ί第/-導域與間極堆疊，第—三維場效電晶體具 有弟式，且紅三轉效 係置於具有-底表面與多個額外表面 ^第一 ί料構 .乐—維％政電晶體之閘極堆疊係置於其 ί；::二ί二，—三維轉體結構之額外表面，定義出 f 载子通道。第二三維場效電晶體之源 if置於第二三科賴結構，其具有全部 】：：、14 定向之一底表面與多個額外表面。再者， 苐一二維％效電晶體之雜堆4係置於通道區域上方，且沿 導體結構之額外表面’以定義第二三維場效電晶:之
第—維半導體結構可具有三角形或五角形二： 維半導體結構可具有矩賴面。再者，當第-與第二三 體結構兩者均包含單晶辦，第—與第：組等效晶面係選自包 含〗00}、{ 110}與{111丨矽晶面所組成的群組。 ，本發明之具體實細，第—三維場效電晶體具有ρ導電 型’第二三維場效電晶體具有η導電型。以此方式，當第 9 200810107 第二三維半導體結構兩者均包含單晶 朴祕早ί 100 ί功a工 产卜 叶第一組荨效晶面較 仏地疋{ Ιϋϋ丨石夕晶面，且第二不同 > 耸 矽晶面。 丄且4放日日面較佳地是{110} e 在本發明之選替具體實施例，第一三 導電型，第二三料編輪P物2 ’第一二維半導體結構兩者均包含單 U00}石夕晶面。 弟一不问組等同晶面較佳地是 於又，本發明係關於—細 2層’其中半導體裝置層具有“二組=二3 餘刻，i中至少—n J維先驅+¥體結構進行優先晶體 面，絲第-組等效晶 ^底表面與多:額 ::三:中半第導體=底表面係定向沿著第-組等丄 二不同組結構之多侧外表面係定向沿著第 車乂么但非必要，藉由非等向性細㈤s_pk灿哗） 200810107 圖案化體裝置層’其沿垂直其上表面之方向磁彳半導體裝 置層藉由非等向性钱刻戶斤形成之一個或多個三維先驅半導體 結構各具有矩形截面。 非等向性韻刻與優先晶體餘刻可使用濕式韻刻技術或乾 式姓刻技術或者兩者之組合來實施。較佳地，但非必要，非等 向性姓刻係使用乾式姓刻步驟來實施，而優先晶體韻刻使用渴 9 摘刻步^來實施。較佳地，反應⑽子被使用於乾式蝕刻步 驟中而以氫氧化合物為基礎的餘刻溶液則被使用於濕式韻刻 步驟中。 一在本發明的-具體實施例中，由優先晶體賴所形成的第 =二維構具有三㈣截面。在本發明的替代性實施例 Γ ΐΐ半導體結構係在優先晶體侧前作氫退火處理， =收先晶體钕刻形成之第一三維半導體結構具有五角形截 維場效f晶體可被使用來形成—第-三維 極堆疊可形成於第-三維半導體結構 迢區域兩侧之源極區域與汲極區域。 隹k 在本發明之一特定較佳實施例’上述方法用來形成具有混 11 200810107 合表面方向之至少兩個三維半導體 體裝置層成至少兩個三維先驅半導尤二^圖案化料 雌間内，遮蔽其中一個且暴露另優先晶雜 維券IE主道胁彡ϋ 卜個’優先餘刻暴露之三 e ΐϋ—ΐ 構形射具有第—導_式之第一三 ^效電晶體，且具有沿第二不同组等效晶 弟 ^且/曰二/維半導體結構形成具有第二導電型式的第二三維 %效電晶體，且具有沿第一組等效晶面定向之載子通道。 加^===伽，他™與附 【實施方式】 材料I尺二’陳述種種特定細節’如特別結構、元件、 材科、尺寸、製程步驟與技術，以便提 熟諳該賴者__，本發明可於林有這二 疋細節下實施。在j：仙每^一寸 明，以避免輯本㈣ 已知結截製财縣詳細說 元件"ΐ解件，如一層、區域或基板視為在另- 或 ％，可直接地在其他元件上，或者亦可 存在有中間元件。相對之下，當—元件被 12 200810107 接之上或者、、直接上方〃時，就合 的是，當一元件被視為於另間元件4在: // 中間元件。相對之下，當一元件被ϋ方可存在有 成者直接下方時，就不會有任何中間元件存在。 本發供三維轉縣構，其 ==方，亦即，三維半導體結構具; 成具一向的互 方導體材料中’單晶材料之單元晶胞中的所有晶格 =與^面，係藉由視為米勒指數之數學說明式來說明。特 勒指數中的標記_定義晶向或方向。圖！顯示單 曰:早4胞，其為立體單晶胞。特定晶向，如剛、剛、 1Λ、”1]係由立方單元晶胞中之箭頭具體指出。更 ’早晶石夕早7〇晶胞的晶面或面則藉由米勒指數中的標記 1)所定A ’其意指與剛方向垂直的特定晶面或面。圖2 顯示單晶料元晶胞之晶面⑽）、（⑽ 別垂直[100]、⑽]姉⑴方向。 ， 々再者’因為單元晶胞在半導體晶體+係為週期性，所以存 =效晶$與晶面家族或組。在米勒指數中標記⑽〉因此 疋義了-豕無或-組的等效晶向或方向。例如，〈卿〉方向包 13 200810107 括等效晶向[100]、[010]與[001] ;〈 110〉方向包括等效晶向 [110] > [011] ^ [101] > [ΑΑ0] > [0-M] > [-10-1] ^ [-110] v [Q^l]. [-101]、[1-10]、[01-1]、與[KM];且〈⑴〉方向包括等效晶 向[in]、[_iii]、[ι_ιι]與[u-η。同樣地，標記丨ω}定義了 豕方矢或一組專效晶面或面，其係分別垂直〈1^1〉方向。例 如，{100}面包括分別垂直〈100〉方向的該組等效晶面。 费 本發明的三維半導體結構可包含任何單晶半導體材料，其 包括但不限於：石夕、碳化石夕、鍺化石夕、碳鍺化石夕、錯合金、砂 化鎵、珅化銦、填化銦以及其他m-v或者化合物半導 體。在本發明之一較佳、但非必要的實施例中，三維半導體結 構包含單晶矽。一些三維半導體結構的表面係沿選自uoof {110}或{111}砍晶面之第—組等效晶面定向，而其他表面 貝沿選自{lOOHUO}或{111}面之第二不同組等效晶面 =向。在此方式中，具有混合表面方向的三維轉體結構可用 來製造CMOS電路，其包含具有沿第一組等效晶面定向之通 f的η型場魏晶體’以及具有沿第二獨_效晶面定向之 ^道的Ρ型場效電晶體。結果，在η型場效電晶 電晶體兩者之載子ϋ移率皆可被最佳化。 ρ ^ 維丰任何其他適當組合亦可被提供在本發明的三 ，+¥體、、Ό構中。例如’其他適當之晶面，如單晶石夕的⑵ 11 }、{511 }與{711 }晶面亦可使用於任 袓 定義本發明三維彻結構之表面方向。更者，二;二 14 200810107 ^曰，的其他單晶半導體基板材料，如具有六角形單元晶胞的 單曰S氮化鎵’亦可使用以製造本發明的三維半導體結構，只要 其他單晶半導體材料包含具林_子遷料值之不同組晶 面0 圖3顯示根據本發明具體實施例所設計位於基板上之三 維場效電晶體裝置2的截面圖，其具有源極、没極與通道區域 e (未顯示）全部定向於截面為三角形之三維半導體結構2〇。 二維半導體結構20直接置於基板上，基板包含基底半導 體基板層12與絕緣層14。 基底半導體基板層12可包含任何適當之半導體材料，包 括但不限於：矽、碳化矽、鍺化矽、碳鍺化矽、鍺合金、砷化 鎵、砷化銦、磷化銦以及其他IV或者Π-VI族化合物半導 • 體，以單晶或多晶形式。基底半導體基板層12亦可包含有機 半導體或疊層半導體，如矽/鍺化矽、絕緣層上矽（s〇I)或者 絕緣層上矽鍺（SGOI)。較佳地，基底半導體基板層12由含 矽的半導體材料所組成，亦即，包括矽的半導體材料。較佳地， 基底半導體基板層12係實質由單晶矽塊所組成。或者，基底 半導體基板層12包含一或多個埋式絕緣層（未顯示）。基底半
導體基板層12可為摻雜、未摻雜，或者包含摻雜與未摻雜兩 區域（未顯示）於其中。 A 200810107 絕緣層14可包含任何適當之絕緣材料，且一般包含晶相 或非晶相的氧化物、氮化物或氧氮化物。絕緣層14實體厚度 的一般範圍從約10 nm至約400 nm，更典型地從約20 nm至 約 200 nm 〇 三維半導體結構20可包含任何單晶半導體材料，其包括 但不限於：矽、碳化矽、鍺化矽、碳鍺化矽、鍺合金、砷化鎵、 睿
砂化銦、磷化銦以及其他瓜々或者化合物半導體。較 佳地，三維半導體結構2〇係由含石夕的半I體材料所組成，亦 即i包括石夕的半導體材料。較佳地，三維半導體結構20實質 由早晶秒組成。 二維半導體結構20 &含底表面施接接觸絕緣層14 ，上，面，且更包含多侧外表面2GB沒有接觸絕緣層14。 =維”導體結構2 〇的底表面肅係定向沿著 面 之一，且·表面·定向沿著第二相組晶面。曰曰面 在圖3所示的具體實施例，三維半導體結構2 體結構20的底表面2〇A係定向沿著（1〇〇}石夕 細定向沿著上㈣箭頭所指出），且額外表面 、二 }矽表面（其偏離{1則表面45。角）。 石^面之導體結構2G的絲面撤可定向沿著{110} 三維丰導料而碩外表面細定向沿著丨娜丨魏面。再者， —’構20的底表面2〇A可定向沿著（⑴卜夕表面 16 200810107 之一，而額外表面20B定向沿著{1〇〇}或{11〇}石夕表面， 反^亦然、。如上述，任何其他適當之表面方向組合可被提供用 於一維半導體結構20的底表面20A與額外表面20B。八 一匕3閘極介電質24與閘極導體26的閘極堆疊，係置於三 維半導體結構2〇之一部份上。，極堆疊因而描述在三維半導 體結構20中的FET通道區域（未顯示）。尤其，fet通道區 ❿ 域魅接置於雜堆疊下面，且於三維半導體結構2G的源極 區域（未顯示）與汲極區域（未顯示）之間。 閘極介電質24可包含任何適當之絕緣材料，包括，但不 限於·氧化物、氮化物、氧氮化物及/或石夕酸鹽（包括金屬矽 與氮化金屬矽酸鹽）。於一實施例，閘極介電質24較佳包 含高k氧化物，如例如氧化石夕(Si〇2)、氧化給(Hf〇2)、氧化錯 (Zr02)、氧化鋁(A1203)、氧化鈦(Ti〇2)、氧化鐵La2〇3)、氧 φ 化鈦锶(SrTi03)、氧化鋁鑭(LaA103)與其混合物。閘極介電質 24的物理厚度可改變，但基本上，閘極介電層％的厚度係從 約〇.5nm至約l〇nm，更典型的厚度從約lnm至約5nm。 閘極導體26可包含任何適當導電材料，如金屬、金屬合 金、金屬矽化物、金屬氮化物、與含摻雜石夕的半導體材料（如 多晶矽、鍺化矽等等），且可具有厚度範圍從約5〇nm至約15〇 麵之層，更典型的從約80腿至約l2〇nm。 17 200810107 以此方式，形成完整的三維場效電晶體裝置結構2 ,且此 類三維場效電晶體2的載子通道直接置於閘極堆疊下方三維 半導體結構20中的通道區域（未顯示）。更具體地，載子通道 置於三維半導體結構2〇的額外表面2〇B上，且因此沿丨11〇} 石夕晶面定向’如圖3所示。此特定通道方向適用於提高電洞遷 移率，因此二維場效電晶體裝置結構2可植入p型源極/汲極 摻雜質物種，以形成高效三維pj?ET結構。 -或多個隔離區域（未顯示）可進一步被設置，以將p 型場效電晶雜置區域與轉裝置喊隔離。隔離區域係為溝 渠隔離區域（如圖所示）或者場氧化物隔離區域。溝渠隔離區 域係利用那些#4該技藝者所熟知的習知溝渠隔離製程來形 成。一例如，微影、侧與充填溝渠介電f之溝渠可絲形成溝 ，隔離，域。選擇性地，襯層可在充填溝渠以前形成於溝渠 、、羹泪H步ΐ則可在充填溝渠以後進行’且平坦化製程亦可在 成:^錢行。場氧化物可麵所謂局部魏化製程來形
形（而不是三角形）截面之三 與通道區域（未顯示）。 ^截面圖’其係類似但稍微不同於圖3所示 三維場效電晶體裝置4具有均包含且五角 截面之三維半導體結構2〇，之源極、、没極 18 200810107 三維半導體結構20,亦同樣包含底表面2〇A，，其與絕緣層 Μ上表面直接接觸’且更包含複數個額外表面施，沒有與絕 緣^ Η直接接觸。二維半導體結構2〇,的底表面撤，係定向 沿著第-組等效晶面之-，且額外表面施，定向沿第二不同 組等效晶面。圖4所示之具體實施例中，三維半導體結構2〇, 包含單晶石夕，三維半導體結構2〇,的底表面2〇Α，係定向沿著 U00}魏面之-（其由圖4右上肖的箭·出），且額外表 魯 面20Β’定向沿著{110丨矽表面（其偏離U00}表面45。角）。 更進一步，如上所述，可了解任何其他適當組合之表面方向， 可提供於二維半導體結構20’的底表面2〇Α，與額外表面2〇β，。 包含閘極介電質24與閘極導體26的閘極堆疊，係置於圖 1中二維半導體結構2〇,之一部分上。閘極堆疊因而可描繪在 二維半導體結構20,巾的FETit道區域（未顯示）。具體地， FET通道區域係直接位在閘極堆疊下，且於三維半導體結構 鲁 2〇’的源極區域（未顯示）與沒極區域（未顯示）之間。以此 方式，形成完整的三維場效電晶體裝置結構4，且此三維場效 電晶體4的載子通道則直接置於閘極堆疊下方的三維半導體 岵構20’的通道區域（未顯示）中。更具體地，載子通道位於 ‘維半導體結構20,的額外表面20B，上，因此沿{no丨软曰 定向，如圖4所示。相應地，三維場效電晶體裝置結構4 亦可簡單地植入p型源極/汲極摻雜質物種，以形成高 pPBT結構。 一 19 200810107 _ ^注意的是’雖然圖Μ係根據本發明具體實施例所設計 之不範一維場效電Ba體裝置結構，但__般熟雜技藝者顯然可 輕易修改此裝置結構，以適合具體之應用規格條件，以符合以 上說明。例如，雖然圖3-4所示主要由單晶石夕的{1則與{1〇〇} 晶面’用以定義三維半導體結構2〇與2〇，之表面方向，但其 他適合的晶祕可使驗任何適合敝合，以絲定義三維 導體結構20與20,的表面方向。再者，雖然圖3_4顯示有特定 9 _面形狀之三維半導體結構20與20,，亦即三角形與五角 开'’但應充分轉的是’具有其域面雜的三維半導體結構 可被輕易地使用於本發明，只要此三維半導體結構各具有盘基 板接觸的底表面，以及不與基板接觸的多個額外表面，錢只 ，此三維半導體結構的底表面與額外表面沿不同組等效晶面 疋向。-般熟諳該技藝者可輕易修改在圖Μ中所示的裝置社 以適·與本發明精神與原理相符的其他基板結構、晶向° 或半導體姑斜。 ⑽聯繼義概嶋刻步 越地說，絲製造圖3之三維場效電晶縣置2的示範 衣知，驟係藉由圖5观說明於下。首先提供半導體基板 0其叙么地包含基底半導體基板】2、絕緣層盘半導體妒 置層16。半導體裝置層包含任何單晶半導體材料，其祕 旦不限於.石夕、碳化石夕、鍺化石夕、碳錯化石夕、錯合金、石申化録、 20 200810107 砷化銦、磷化鋼以及其他難化合物半導體且 具有/〇特疋等效晶面組之一定向的上與下表面慰盘 16^包括但不限於：{100}、{11〇}與{ln }石夕晶面、。在圖 5所不的具體實施例中，半導體裝置層10包含單晶梦，且具 有沿{loo}石夕晶面定向的上與下表面16A與16B (其係由圖 5右上角的箭頭所指出）。 • 、•接著，圖案化半導體裝置層16，形成至少-三維先驅半 ^體結構18，其具有底表面18A與多個額外表自ΐ8β之矩形 截面，全部沿{100}石夕晶面定向，如圖6所示。較佳地，三 維先驅半導體結構18係由料向性侧製程形成，其沿垂直 基板表面之方向（亦即，直接飿取基板）_半導體裝置声 认、後，，進行優先晶體侧，將三維先驅半導體結構18車 、成三維料赌構2〇，其擁有具絲面激與多個額外 面20B的三角形截面，如圖7所示。具體地，三維 構20的底表面2GA係定向沿著u叫料日面之叫= J =定向沿著{110}編，且自⑽“夕晶面偏 。。在此所使用的、、優先晶體餘刻詞，意指沿所有 =早晶半導體結構的爛製程’但沿第—組等效晶面卻以一 弟二不同組敎晶面有更㈣鱗。於圖7所示具體實施例。 200810107 中，優先晶體餘刻步驟沿 18,但沿{100}面卻比沿j 面。 所有方向勉刻三維先驅半導體結構 110丨面速率更快，因而終止於{110} 土制非等向性與優先晶體 已知之任何適當乾式及_式_技術來實I 藝中 半導體基板的非等向性綱 它們沿所有方向以幾半相望心本+戍干〆又有選擇性’亦即， 明的特定較佳實施财，乾式钱二:刻半導體基板。在本發 (RIE)製程。 x ’、吏用反應性離子蝕刻 職;=構：：=佳藉由-或多個咖 液、以乙烯二坡鄰;：：)’=:物為基礎的_容 刻率(二稱方ΐ:明顯不_ ==:_快迷_面來 =;彳= 22 200810107 例如，包含大約23·4%氫氧化钾(K0H)、133%異丙醇 (IPA)與63·3%水的蝕刻溶液，當加熱到大約肋它時，會沿 {100}晶面以大約1.0//m/分的钕刻速率，但卻沿丨曰 面以大約0·06//ιη/分的蝕刻速率來蝕刻單晶石夕。換句話說，此 蝕刻溶液茲刻{100}晶面比{ 110}晶面快約17倍。因此， 此蝕刻溶液可被使用來蝕刻矽基板，以形成終止於丨11〇丨晶 面的凹處。 曰曰 相對之下，包含大約44%氫氧化鉀與56%水的蝕刻溶 液，當加熱到大約12CTC時，會沿{110}面以大約 分的蝕刻速率、沿{100}面以大約5 8/zm/分的蝕刻速率、以 及沿{111}面以大約〇·〇2//m/分的蝕刻速率來蝕刻單晶矽。 換句話說，此蝕刻溶液姓刻{110}與{1〇〇}晶面明顯比{ ιη } 晶面快（分別快550與250倍）。因此，此蝕刻溶液可使用以 餘刻石夕基板，以形成終止於{ 11〗丨面的凹處。 口需注意的是，雖然乾式蝕刻基本上使用於非等向性蝕刻， 仁疋特疋的乾式姓刻技術，如反應式離子戗刻（^Ε)，亦可 被使用於優先晶體蝕刻。在反應式離子蝕刻中，基板會被放在 ^進數種紐的反應n内。使麟頻（RF)電源引進電裝於 氣體此合物中’以將氣體分子分裂成離子。離子朝著被綱材 料的表面加速，並反應於其上，以形成另一氣態材料。此為已 知反應性離子蝕刻的化學部分，其可為晶體性，亦即，具有沿 不同Ba面或方向的晶體選擇性。反應式離子蝕刻亦具有物理態 200810107 樣：假如該齡子具賴緣量輪，在無需化學反應之 趙子就碰祕朗轉縣錢？。反應式離子蝕 ==態樣係為高度非等向性，但卻不具有優先的晶體 ί tΓ 離子_係為包含化學與物魏刻兩者 的複雜製程。措由賴地婦反應式離子爛化學紐盘物理 的化學與平衡’此製程可被使用來達到非等向性或優 地’雖然濕式侧基本上被使用於優先 =朗f果 式_化學财可使用以得到非等向 =:希望之非等向性與優先晶體結果:有：來 接著，如圖8與9A所示，閘極介雷所 26形成於三維半導體結構2〇上。因此，^ 閘極導體 效電晶體裝置2，如圖9B所示。具體地^^元正的二維場 導體結構20上之閘極導體26會描述三維厂部份三維半 區域〇源極與汲極區域s與D亦置於三晶體2的通道
但卻在通道區域C的兩側並在閘極導體26 ^紅構20中’ 所示。 奴功的外面，如圖9B 以此方式，三維場效電晶體裝置2的載子通道位於通道區 24 200810107 域c中，且沿二維半導體結構2〇的額外表面延伸，其係 分別沿提高制遷移率之⑽}⑦晶面定向。因此，三維場 效電晶體裝置2可在其源極與汲極區域s與D㈣地植入p 乡雜貝’以形成具有{11〇}通道方向的高效三維pFET。 雖然圖Μ的上述製程步驟顯示藉著具有最初{100}表 面之半導體結構_先晶體侧絲成UlQ}表面，但是可 ^人輕易理解到的是，相似的製程步驟可藉具有最初{ 110} 面之半導體結構的優先晶體侧而形成{1〇〇}表面。具體 f最初半‘體裝置層16具有沿{110}砍表面方向的上與下 而以比{1〇〇}面更快速率來飿刻{110}面且終止於U〇〇} 具有體蝴步驟，接著用以形成三維半導體結構，其係 i向二μ面之其_中一定向的底表面，但具有沿{100}面 通道方名向的三維半導體結構可用來形成具有uoo} 、、乃同的四效二維(未顯示）〇 ❿ 效電===本tr實施例所設計包含圖3之三維場 圖，其係置於二場效電晶體6之⑽08結構的截面 的通道方向1 5 i板上’但卻具#與三維場效電晶體2不同 域（電晶體6具有源極、雜與通道區 二維半導贿動㈠，其全料沿包= 25 200810107 2極;I電=44與閘極導體46的閘極堆疊置於圖1〇中的一部 刀一維半導體結構4G上。此閘極堆疊_描述在三維半導體 、⑺構40中的ρΕΤ通道區域（未顯示）。具體地，财通道區 域直接置於關姆疊下，以及亦£於三維半導體結構如的 源極^域（未顯示）與汲極區域（未顯示）之間。以此方式， 的二維場效電晶體裝置轉6，且此三維場效電晶體 、、、通道直接置於位於閘極堆疊下方三維半導體結構奶 雜之^道H域〜（未顯示）。更具體地，載子通道置於三維半導 體結構40的額外表面上，其係沿{1〇〇}石夕晶面定向， 如圖10所不。 極/、乃=1三維場效電晶體裝置結構6可簡單地植以n型源 _成高效三％11型場效電晶聽構，其係 導所不的—維半導體結構2G與4G係藉由將圖5半 16随化成至少兩個三維先驅半導體結構18而輕 m其中厂個由優先晶體侧而形成三維半導體結 另一個於優先晶體侧時遮蔽，因而形成三維半導 結構 200810107 之互補式場效電晶體裝置 圖11-15顯示形成圖4之替代性三維場效電晶體裝置結構 4之示範性製程步驟。如圖u所示，首先形成具矩形截面3之 至少一二維先驅半導體結構18，其具有底表面18A與多個額 外表面18B，係全部沿{ 1〇〇}矽晶面定向。較佳地，三維先 驅半導體結構18係藉由非等向性侧製程來形成，如上述。 接著，實施氫退火步驟，將矩形截面的三維先驅半導體妗 構18轉換成具有部分圓截面之三維先驅半導體結構⑻，如 圖12所不。氫退火步驟係較佳地自約1〇〇〇〇c至約12〇〇 ，，施’錄佳地在從約〗㈣。c· 115(rc的氫氣環ς 氫退火期間内’三維先驅半導體結構18的表面原 小角:成具有最低自由能量_結構，亦即，具有圓角而非 大角的新三維先驅半導體結構18,。 結構=成實::先=2。將， 多個麻主 +體構其擁有具底表面觀，與 维本2表面蕭的五角形截面，如圖13所示。具體地，： = '體結構20’的底表面辦錢向沿著⑽ - 八中-個，但額外表面施，定向 日面的 石夕晶面偏移45。角。^口者（1叫石夕晶面，且自U00} .維半 接下來’閘極介電質層24與閘極導體％可形成在 27 200810107 導體結構20,上，如圖14盥〗 維場效電晶體裝置4，如圖15 ^ 此’可祕完整的三 維半導體結構2G，上的閘極導體26、j體地’置於，份三 通道區域C。__區域s “ =場==
/，二維場效電晶體裝置4的载子通道置於通道區 =二導體結構2〇’之額外表面2〇Β，延伸，其分 ^ “電洞遷移率之⑽丨梦晶峡向。因此，三維場效 可在絲極與沒極區域輕瓣以ρ型 ^雜貝植人，以形成具有{1叫通道方向的高效三維PFET。 效雷示根據本發明一實施例戶斤設計包含圖4之三維場 ^ ：Tr 額外二維場效電晶體6"^CM〇S結構的截面
係胁相板’卻具讀三料效電晶體4不同的通 迢方向。 、如上述，額外二維場效電晶體6具有源極、汲極與通道區 域（未顯示），其位於具有底表面40A與多個額外表面4〇B的 二維半導體結構40中，其全部均沿丨間⑪晶面定方向。包 含閘極介電質44與閘極導體46的閘極堆疊則置於一部分三維 半導體結構40上，且因而描述在三維半導體結構4〇中的FET 通遏區域（未顯示）。具體地，FET通道區域直接置於此閘極 28 200810107 堆疊下，且亦置於三維半導體結構40中的源極區域（未顯示） 與及極區域（未顯示）之間。以此方式，形成完整之三維場效 電曰曰體裝置結構6，其具有載子通道置於三維半導體結構4〇 的額外表面40B，並沿{1〇0}矽晶面定向，如圖16所示。 、相應地，三維場效電晶體裝置結構6可簡單地植以 源極/汲極摻雜物，以形成高效三維nFET結構，其係與藉由三 維場效電晶體裝置結構4而形成的高效三維pFET結構互補。 如圖16所示的三維半導體結構2〇，與4〇可藉由將圖$半 ^裝置層16 _化成至少兩個三維聽半導體結構18而輕 ^形成，其中—個是在氫環境中被退火’隨後並且受到優先 二成三維半導體結構2G，，同時另-個則在氫退 扣了仏先曰曰體餘刻步,驟時被遮蔽’且因此形成三維半導體結構
結構式’首先形成具林同表面方向的_三維半導體 /、0於相㈤基板，且隨後用以形成具有不同通道方 向的互補式場效電晶體裝置。 、方 性之目的，其 ^注意的是’本發明_式係提供用於說明 亚>又有按比率繪製。 29 200810107 雖然本發明係參考具體實施例、特徵與態樣魏明 然而需認知的是’本發明卻不因而受限，在效用上卻 他修改、改變、應用與實施例，於是所有其他修改、改^ 用與實施例則被視為是在本發明的精神與範圍内。 μ 【圖式簡單說明】
圖1顯示箭·出之特定晶向之也%單元晶胞。 圖2顯示在石夕晶單元晶胞中的特定具體晶面。 圖3顯示根縣㈣實施例所設計，由具有三肖 三維半導構卿成之三料效電晶縣置2之截面圖。 圖4顯示娜本發明實細顺計，由具有五肖 三維半導體結構所形成之三維場效電晶财置4之截面圖。 圖5-9Β顯示根據本發明實施例所設計 三維場效電晶體赫範製程步驟。 〜U 3之 兮雷根縣㈣實關所輯’包含® 3之三維場 ==1三維場效電晶體6之互補式金屬氧化半導體 Ϊ同之通道:向其位於相同基板但卻具有與三維場效電晶體2 :維H15顯示根據本發明實施綱設計，用來製造圖4之 、琢/¾晶體2之示範性製程步驟。 效電3^4^罐本㈣實婦_，包麵4之三維場 面圖丄餘H維場效電㈣之互補式半導體裝置的截 於相同基板上但卻具有與三維場效電晶體4不同的 30 200810107 通道方向。
【主要元件符號說明】 2 三維場效電晶體裝置 4 三維場效電晶體裝置 6 二維場效電晶體裝置結構 10 半導體基板 12 基底半導體基板 14 絕緣層 16 半導體裝置層 16A 上表面 16B 下表面 18 二維先驅半導體結構 18A 底表面 18B 額外表面 20 三維半導體結構 20， 三維半導體結構 20A 底表面 20A， 底表面 20B 額外表面 20B’ 額外表面 24 閘極介電質 200810107 26 閘極導體 40 三維半導體結構 40A 底表面 40B 額外表面 44 閘極介電質 46 閘極導體

Claims (1)

  1. 200810107 十、申請專利範圍： ^ 一種半導體裝置，包含具有-三維（3D)半導體結構置於 其上之一基板’該三維半導體結構具有與該基板之一上表面直 接接觸之-絲©’以及未接麵基板之乡個辦表面，其中 該三維半導體結構的該底表面係定向沿著一第一組等效:面 之-’且該三維半導體結構之該多個額外表祕定向^曰曰 二不同組等效晶面。 2 女如申請專利範圍第！項之半導體裝置，其中該基板包含具 有-絕緣層置於其上的至少-基底轉體基板層。 結構具有-三触Π狀半¥體裝置，其轉三維半導體
    4·如申請專利範圍第1項之半導體裝置 結構具有一五角形截面。 ，其中該三維半導體 5.如申請專利範圍第1項之半導體裝置，其巾該三維半導體 、M冓包含單晶秒’其中該第—與第二組等效晶面係選自包含 {100}、{ 110}與{ 111 }砍晶面所組成的群組。 6·、-種三維場效電晶體（FET)，包含—源極區域、一没極區 或通道區域與-閘極堆豐，該源極、該汲極與該通道區域 33 200810107 之―，且該三維半導體結構的該多個額外表面 者-紅不同組等效晶面，且該閘極堆疊置於 :二並载；維半導體結構的該額外表面定義該三維場 7· 體幌糧，版維半導 8· 如申請專利範圍第6項之三維場效電晶體，其中二难车 體結構具有-五角形截面。 、-維^ A如申請專利範圍第6項之三維場效電晶體，其中三維半導 ，結構包含單晶⑨，其巾該第—與第二組等效晶面係選自包含 〇〇}{110}與{111}石夕晶面所組成的群組。 10—-種半導體裝置，包含―第—與―第二三轉效電晶體位 "基板上’且各場效電晶體包含一源極區域、一汲極區域、 道區域與一閘極堆疊，該第一三維場效電晶體具有一第一 導電型式，且該第二三維場效電晶體具有一第二相反導電型 1 ’其中該第一三維場效電晶體之該源極、該汲極與該通道區 或係位於一第一三維半導體結構，其具有一底表面與多個額 外表面，該第一三維半導體結構之該底表面係定向沿著一第一 34 200810107 一三維半導體結構之該額外表面係沿的 疊係置於該通道區域上方，且綱—:體之該閘極堆 外表面，定義該第一、半‘體結構之該額 二三維場效奸通道’且其中該第 有一底表面之i極與該通道區域’係置於具 定心著μ ϊ $二三維半導體結構，全部均 極=係置於其該通道區域上方，且沿該第二三維; 之載子通道 々痛外表面’定義該第二三維場效電晶體、”-、、- 11胁如申請專利範圍第1〇項之半導體 導體結構具有_三_1 二料 結構具有—矩戦面。 1料—二維+導體 12.如申請專利範圍第ω項之半導體裝置 二三維半導體結構兩者均包含單 ”该第 效晶面伽^人； 早日日夕雌弟—與該第二組等 群:面係選自包含_、⑽}與_紋面所組成的 13币如申請專利範圍第1〇項之半導體 效電晶體具有p導電型篦 -中糾二維智 里第-與第二三維半導體 含單:、 -組等效晶面是丨卿丨⑧晶面 =亥弟 “10丨矽晶面。 q弟一不同組專效晶面是 且弟一二維％效電晶體具有n導電 35 200810107 型，誃第三鱼^^電f ’且第二三維場效電晶體具有p導電 -植等^三維半導體結構兩者均包含單晶石夕，該第 面係為^G} ΐ晶面⑽之石夕晶面，且該第二不同組等效晶 參 15.一種形成半導體裝置之方法，包含： 形成一疊層基板，包含至少一 表置:=導體裝置層具有沿-第二^ 結構圖=該半導體裝置層’以形成-或多個三維先驅半導體 至少:先:進:優先_刻，其中該 著-第二不同組等效晶組等效晶面’以較沿 外表面的一第—三維半導體-底 著該第、定向沿 :SiiSS 36 200810107 截面。 17·如申凊專利範圍第16項之方法甘士 使用乾式_步驟實施，且 、巾該料向性飿刻係 驟實施。 、 “優先晶體蝕刻係使用濕式蝕刻步 19· 形成::==二 ==先_ J次，具1Ρ該至少一: ^體結_在紐先晶贿騎進行氫退火處理，- 2〇.ΐ申請專利範圍第16項之方法，其中該至少-三維先驅 先晶體_形成之該第—三維半導體結角^由截亥面優 ^如申請專利綱第15項之方法，其巾該半導體裝置層包 各早晶石夕’且該第-與該第二組等效晶面係選 _丨與㈤}梦晶面所組成的群組。 δ{ 001 泛如申請專利範圍第15項之方法，更包含形成一閘極堆疊 於该第-三維半導體結構上之至少—部份上，因而形成一第一 37 200810107 2置3層15奴綠，其_化辭導體裝 間；，二維先驅半導體結構，在後續優先晶體餘刻期 成該第，半導體“二ϊ 底表面與多個额外表面全部定向沿著該第一組等效晶面有 24. 槿且 利械第23項之方法，其中第—三維半導體社 構具有-三角形或—五角職面， ⑽、，。 有一矩形截面。 且該第二三維半導體結構具 =束t申請專利範圍第23項之方法，其中該第-與該第二三 、曰=體結構兩者均包含單砂，且該第—域該第二 曰日面係選自包含⑽}、{_與{叫衫面所組成^ 組 =·如申請專利範圍第Μ項之方法，其中該第一三維半 ^冓屯f具有第—導電型式之—第—三維場效電晶體，且具有 第—不同組等效晶面定向之載子通道，且該第二三維半 ¥體、、告構形成具有-第二導電型式的一第二三維場效電晶 38 200810107 體，且具有沿著該第一組等效晶面定向之载子通道。 27·如申請專利範圍第26項之“ 晶體具有p導電型，且第二、：忠、中該第一一曾維场效電 第-與第二三維半導體姓構坆電晶體具有n導電型，該 :為则恤，且該第二不同組等效晶心^ fl 2曰8體如且申右請專^㈣26項之轉，其_-三維場效電 曰曰體具有η導電型’且該第二 ^㈣ 該第-與第二三維轉體結構具有Ρ導電型’ 晶面係為u_晶面，且均包含f♦第-組等效 矽晶面。 〜不同組專同晶面係為{100}
    39
TW096113387A 2006-04-28 2007-04-16 利用優先晶體蝕刻製造高效三維場效電晶體之方法及結構 TWI408803B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US11/380,692 US7566949B2 (en) 2006-04-28 2006-04-28 High performance 3D FET structures, and methods for forming the same using preferential crystallographic etching

Publications (2)

Publication Number Publication Date
TW200810107A true TW200810107A (en) 2008-02-16
TWI408803B TWI408803B (zh) 2013-09-11

Family

ID=38648810

Family Applications (1)

Application Number Title Priority Date Filing Date
TW096113387A TWI408803B (zh) 2006-04-28 2007-04-16 利用優先晶體蝕刻製造高效三維場效電晶體之方法及結構

Country Status (5)

Country Link
US (3) US7566949B2 (zh)
EP (1) EP2020031B1 (zh)
CN (1) CN101427374B (zh)
TW (1) TWI408803B (zh)
WO (1) WO2007127769A2 (zh)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7582516B2 (en) * 2006-06-06 2009-09-01 International Business Machines Corporation CMOS devices with hybrid channel orientations, and methods for fabricating the same using faceted epitaxy
US7569857B2 (en) * 2006-09-29 2009-08-04 Intel Corporation Dual crystal orientation circuit devices on the same substrate
US8450165B2 (en) * 2007-05-14 2013-05-28 Intel Corporation Semiconductor device having tipless epitaxial source/drain regions
JP2009032955A (ja) * 2007-07-27 2009-02-12 Toshiba Corp 半導体装置、およびその製造方法
US8101473B2 (en) * 2009-07-10 2012-01-24 Hewlett-Packard Development Company, L.P. Rounded three-dimensional germanium active channel for transistors and sensors
NL2003357C2 (en) * 2009-08-14 2011-02-15 Univ Twente Method for manufacturing a single crystal nano-wire.
US8362575B2 (en) 2009-09-29 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling the shape of source/drain regions in FinFETs
CN101719501B (zh) * 2009-12-01 2011-07-20 中国科学院上海微系统与信息技术研究所 混合晶向反型模式全包围栅cmos场效应晶体管
CN101719500B (zh) * 2009-12-01 2011-09-21 中国科学院上海微系统与信息技术研究所 混合材料反型模式全包围栅cmos场效应晶体管
US8344425B2 (en) * 2009-12-30 2013-01-01 Intel Corporation Multi-gate III-V quantum well structures
US20120146101A1 (en) * 2010-12-13 2012-06-14 Chun-Hsien Lin Multi-gate transistor devices and manufacturing method thereof
US8742508B2 (en) * 2011-07-16 2014-06-03 International Business Machines Corporation Three dimensional FET devices having different device widths
US8841701B2 (en) 2011-08-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device having a channel defined in a diamond-like shape semiconductor structure
DE112011105751B4 (de) 2011-10-18 2024-05-08 Intel Corporation Antifuse-Element unter Verwendung von nicht-planarer Topologie
CN103594512B (zh) * 2012-08-16 2017-09-05 中国科学院微电子研究所 半导体器件及其制造方法
US8981493B2 (en) 2013-01-09 2015-03-17 International Business Machines Corporation FinFET and method of fabrication
KR102049774B1 (ko) * 2013-01-24 2019-11-28 삼성전자 주식회사 반도체 장치 및 그 제조 방법
CN110323268B (zh) 2013-06-28 2023-01-03 英特尔公司 基于选择性外延生长的iii-v族材料的器件
CN105531797A (zh) * 2013-06-28 2016-04-27 英特尔公司 具有用于III-N外延的Si（100）晶片上的Si（111）平面的纳米结构和纳米特征
CN103413828A (zh) * 2013-07-18 2013-11-27 清华大学 多边形沟道层多栅结构隧穿晶体管及其形成方法
US9847432B2 (en) * 2013-09-25 2017-12-19 Intel Corporation Forming III-V device structures on (111) planes of silicon fins
WO2015047341A1 (en) * 2013-09-27 2015-04-02 Intel Corporation Non-planar semiconductor devices having multi-layered compliant substrates
SG11201606451QA (en) 2014-03-28 2016-09-29 Intel Corp Selective epitaxially grown iii-v materials based devices
US9263586B2 (en) 2014-06-06 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Quantum well fin-like field effect transistor (QWFinFET) having a two-section combo QW structure
US9437445B1 (en) 2015-02-24 2016-09-06 International Business Machines Corporation Dual fin integration for electron and hole mobility enhancement
US9735164B2 (en) * 2015-10-15 2017-08-15 Globalfoundries Singapore Pte. Ltd. Low power embedded one-time programmable (OTP) structures
US10515951B2 (en) 2016-11-29 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10950730B2 (en) 2018-10-31 2021-03-16 Taiwan Semiconductor Manufacturing Co., Ltd. Merged source/drain features
CN111446292B (zh) * 2020-04-10 2024-04-26 中国科学院微电子研究所 半导体器件及其制造方法及包括其的电子设备
CN111463287B (zh) * 2020-04-10 2024-02-27 中国科学院微电子研究所 半导体器件及其制造方法及包括其的电子设备
JP2023110192A (ja) * 2022-01-28 2023-08-09 ソニーセミコンダクタソリューションズ株式会社 半導体装置

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0215675A (ja) * 1988-07-01 1990-01-19 Fujitsu Ltd 電界効果トランジスタ及びその製造方法
US5371431A (en) * 1992-03-04 1994-12-06 Mcnc Vertical microelectronic field emission devices including elongate vertical pillars having resistive bottom portions
JPH05259016A (ja) 1992-03-12 1993-10-08 Mitsubishi Electric Corp ウエハ作製用基板及び半導体ウエハの製造方法
JPH065483A (ja) 1992-06-19 1994-01-14 Oki Shisutetsuku Tokai:Kk 半導体結晶基板の位置合わせ方法
US5736753A (en) * 1994-09-12 1998-04-07 Hitachi, Ltd. Semiconductor device for improved power conversion having a hexagonal-system single-crystal silicon carbide
WO1997016854A1 (de) 1995-11-01 1997-05-09 Amo Gmbh Halbleiter-bauelement mit prismenförmigem kanalbereich
US6093592A (en) * 1996-06-12 2000-07-25 Matsushita Electric Industrial Co., Ltd. Method of manufacturing a semiconductor apparatus having a silicon-on-insulator structure
US6245615B1 (en) * 1999-08-31 2001-06-12 Micron Technology, Inc. Method and apparatus on (110) surfaces of silicon structures with conduction in the <110> direction
US7335603B2 (en) 2000-02-07 2008-02-26 Vladimir Mancevski System and method for fabricating logic devices comprising carbon nanotube transistors
US6358867B1 (en) 2000-06-16 2002-03-19 Infineon Technologies Ag Orientation independent oxidation of silicon
US6835246B2 (en) 2001-11-16 2004-12-28 Saleem H. Zaidi Nanostructures for hetero-expitaxial growth on silicon substrates
US6864520B2 (en) * 2002-04-04 2005-03-08 International Business Machines Corporation Germanium field effect transistor and method of fabricating the same
US7358121B2 (en) 2002-08-23 2008-04-15 Intel Corporation Tri-gate devices and methods of fabrication
AU2003302321A1 (en) 2002-09-12 2004-06-23 The Trustees Of Boston College Metal oxide nanostructures with hierarchical morphology
CN100355573C (zh) 2002-12-27 2007-12-19 佳能株式会社 用于制造喷墨记录头的基础件
US7220656B2 (en) 2003-04-29 2007-05-22 Micron Technology, Inc. Strained semiconductor by wafer bonding with misorientation
KR100491979B1 (ko) * 2003-06-27 2005-05-27 한국전자통신연구원 초미세 채널 전계 효과 트랜지스터 및 그 제조방법
US6867460B1 (en) 2003-11-05 2005-03-15 International Business Machines Corporation FinFET SRAM cell with chevron FinFET logic
EP1555688B1 (en) * 2004-01-17 2009-11-11 Samsung Electronics Co., Ltd. Method of manufacturing a multi-sided-channel finfet transistor
KR100585131B1 (ko) * 2004-02-20 2006-06-01 삼성전자주식회사 반도체 소자 및 그 제조 방법
US7115920B2 (en) * 2004-04-12 2006-10-03 International Business Machines Corporation FinFET transistor and circuit
JP4226515B2 (ja) * 2004-04-26 2009-02-18 ユーディナデバイス株式会社 半導体装置の製造方法
US7291886B2 (en) 2004-06-21 2007-11-06 International Business Machines Corporation Hybrid substrate technology for high-mobility planar and multiple-gate MOSFETs
JP2006066726A (ja) * 2004-08-27 2006-03-09 Toshiba Corp 半導体装置の製造方法及び半導体基板
US20060086977A1 (en) * 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
TWI263328B (en) 2005-01-04 2006-10-01 Samsung Electronics Co Ltd Semiconductor devices having faceted channels and methods of fabricating such devices
US7754560B2 (en) * 2006-01-10 2010-07-13 Freescale Semiconductor, Inc. Integrated circuit using FinFETs and having a static random access memory (SRAM)
US7456450B2 (en) * 2006-02-09 2008-11-25 International Business Machines Corporation CMOS devices with hybrid channel orientations and method for fabricating the same

Also Published As

Publication number Publication date
TWI408803B (zh) 2013-09-11
US7569489B2 (en) 2009-08-04
US20070298552A1 (en) 2007-12-27
CN101427374B (zh) 2010-12-15
US7566949B2 (en) 2009-07-28
EP2020031A2 (en) 2009-02-04
US20070254412A1 (en) 2007-11-01
WO2007127769A3 (en) 2008-10-02
EP2020031B1 (en) 2012-06-27
US20090267196A1 (en) 2009-10-29
US7884448B2 (en) 2011-02-08
CN101427374A (zh) 2009-05-06
EP2020031A4 (en) 2011-11-02
WO2007127769A2 (en) 2007-11-08

Similar Documents

Publication Publication Date Title
TW200810107A (en) High performance 3D FET structures, and methods for forming the same using preferential crystallographic etching
US9768299B2 (en) Method to form strained channel in thin box SOI structures by elastic strain relaxation of the substrate
TWI375329B (en) Body-tied, strained-channel multi-gate device and methods of manufacturing same
TWI302740B (en) A method of preparing a vertical channel of a field effect transistor, a field effect transistor using the method and a method of preparing an inverter made of a field effect transistor with a vertical channel, an inverter using the method
TWI246168B (en) Multi-structured Si-fin and method of manufacture
CN102906880B (zh) 半导体结构及其制造方法
CN102738179B (zh) 一种SOI应变SiGe CMOS集成器件及制备方法
US20150041858A1 (en) 3d transistor channel mobility enhancement
JP2007123892A (ja) 半導体構造およびその製作方法（複数の結晶方位を有する半導体基板）
TW201142928A (en) A self-aligned multiple gate transistor formed on a bulk substrate
TW200805572A (en) CMOS structures and methods using self-aligned dual stressed layers
TW201025605A (en) FinFET with longitudinal stress in a channel
TW201236086A (en) A fin-transistor formed on a patterned STI region by late fin etch
CN102498569B (zh) 双电介质三栅极场效晶体管
TW200845394A (en) Semiconductor device and method of fabricating the same
TW200534479A (en) CMOS fabricated on different crystallographic orientation substrates
TW201013838A (en) Method of forming finned semiconductor devices with trench isolation
TW201133847A (en) Semiconductor devices and method of forming the same
TW201019381A (en) Semiconductor devices and methods for making semiconductor devices having metal gate stacks
TW200840044A (en) Semiconductor devices
US9460971B2 (en) Method to co-integrate oppositely strained semiconductor devices on a same substrate
TW200939455A (en) Semiconductor device and its fabrication method
TW200849405A (en) Semiconductor structure and method for forming a semiconductor device
US9299787B1 (en) Forming IV fins and III-V fins on insulator
CN104167393B (zh) 半导体器件制造方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees