TW200537508A - NAND flash memory device - Google Patents
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Description
200537508 九、發明說明： 【發明所屬之技術領域】 本發明係有關於一種NAND快閃記憶體裝置，以及更特 別地’係有關於一種NAND快閃記憶體裝置，其中使汲極選 擇線（以下稱爲「D S L」）及源極選擇線（以下稱爲「s $ l」） 之下載時間（loading time)經由該 NAND快閃記憶體裝置之 D S L及S S L的電阻之減少而減少。 【先前技術】 一 NAND快閃記憶體裝置之記憶體單元的操作係以區 塊爲基礎來實施。該記憶體單元之操作係以區分一經選擇區 塊及一未經選擇區塊方式來實施。如表1所示，對一記憶體 單元操作時所選擇之一區塊的D S L及S S L輸入一偏壓。相 反地使一未經選擇區域之DSL及SSL接地。在此，如第13 圖所示，該DSL/SSL分別位於一字串（string)之上及下位 置，以便選擇一字串。並且，該字串係由16或32個串聯連 接之記憶單元所組成。 [表1] 經選擇區域 未經選擇區域 DSL VCC(電源電壓） GND(接地電壓） SSL VCC(電源電壓） GND(接地電壓） 當該NAND快閃記憶體裝置以串列式來操作時，該等記 憶體單元以方塊爲基礎順序地操作。因此，該DSL/SSL會從 電源電壓變化至接地電壓或從接地電壓變化至電源電壓。目 前所使用之一 NAND快閃記憶體裝置的DSL/SSL結構係相 200537508 鄰於一 X-解碼器20。因而，依據該DSL/SSL之位置而定， 會有不同RC延遲。換句話說，相較於一相鄰於該X-解碼器 20之單元，一遠離該X-解碼器20之單元會遭遇最壞的結 果。此乃是因爲只使用一第一多晶矽電阻器（poly resistor) 以及該單元係遠離一偏壓輸入單元。 【發明內容】 因此，有鑑於上述問題而提出本發明，以及本發明之一 目的在於提供一種NAND快閃記憶體裝置，其中使DSL及 SSL之下載時間（loading time)經由該NAND快閃記憶體裝置 之DSL及SSL的電阻之減少而減少。 爲了達到上述目的，依據本發明之一觀點，提供一種 NAND快閃記憶體裝置，在該裝置中複數個記憶體單元彼此 串聯連接，以形成一字串，該NAND快閃記憶體裝置包括： 一記憶體單元陣列，其由複數個字串所組成；以及一汲極選 擇線及一源極選擇線，其用以將從一 X-解碼器所接收之一 偏壓傳送至該X-解碼器之相對側，以便選擇該等字串，其 中構成該汲極選擇線及該源極選擇線之一多晶矽層及一金 屬矽化物層經由金屬接點電性內連於該X-解碼器與該X-解 碼器之相對側間所給定之點，因而形成數個對接分接頭 (butting taps)，其中該等對接分接頭之一係形成於位在該 X-解碼器之部分的該汲極選擇線及該源極選擇線之前端，以 及該等對接分接頭之另一對接分接頭係形成於位在該X-解 碼器之相對側的該汲極選擇線及該源極選擇線之末端。 【實施方式】 200537508 現在將配合所附圖式來描述依據本發明之較佳實施 例。因爲要使熟習該項技藝之一般人士能瞭解本發明而提供 較佳實施例，所以可以不同方式來修改該等較佳實施例，以 及本發明之範圍並非局限於稍後所描述的較佳實施例。 . 第1圖係顯示依據本發明之一較佳實施例的一 NAND快 閃記憶體裝置之結構的電路圖。第2圖係顯示第1圖中之虛 線的放大部分之平面圖。第3圖係第1圖所示之一 DSL及一 S S L的等效電路圖。第4圖係綱要性地顯示第2圖所示之 DSL及SSL之平面圖。 春 參考第1圖至第4圖，在依據本發明之一較佳實施例的 NAND快閃記憶體裝置中，對接分接頭Bt0-Bt4係形成於DSL · 及SSL之給定點上。如第8圖所示，該等對接分接頭Bt0-Bt4 * 係以下列方式所形成：一第一多晶矽層1 0 3及一鎢（W)金屬矽 化物層1 06係經由一金屬層1 07電性連接。 該等對接分接頭Bt0-Bt4可以每隔512單元方式一個接 一個形成。這些對接分接頭Bt0-Bt4係形成於該相對側及一 X-解碼器120之部分上。如第3圖所示，該對接分接頭BtO · 係一形成於最靠近該X-解碼器120之DSL及SSL中的對接 分接頭，以及該對接分接頭Bt4係一形成於最遠離該X-解碼 器12〇之DSL及SSL的末端中的對接分接頭。這些對接分 接頭Bt0-Bt4係以下列方法所製成。如第8圖所示，依序在 一半導體基板1 0 1上形成一通道氧化膜i 〇2、一第一多晶矽 . 層1 0 3、一 0 N 0 (氧化物/氮化物/氧化物）層1 〇 4、一第二多晶 - 矽層1 0 5及一鎢金屬砂化物層1 〇 6。餓刻該鎢金屬砂化物層 200537508 106、該第二多晶矽層105及該ΟΝΟ層104，以暴露該第一 多晶矽層103。然後，在該暴露部分上沉積一金屬層107。 該第一多晶矽層1 〇 3及該鎢金屬矽化物層1 0 6係經由該金屬 層107電性連接。 如上所述，該等對接分接頭Bt0-Bt4係藉由電性連接該 鎢金屬砂化物層1 〇 6及該第一多晶砂層1 0 3所形成。因而， 可減少該DSL及SSL之電阻。此將配合第3圖來描述。使 用該等對接分接頭Bt0-Bt4來達成該DSL及SSL之一總電阻 RBt以及只使用該第一多晶矽層103來達成該DSL及SSL 之一總電阻R(亦即，該第一多晶矽層103與該鎢金屬矽化物 106沒有彼此連接之總電阻R)可表示成下列方程式（A)。 RBt R=4xRp=4x512xl70=348,160 (A) 在方程式（A)中，假設 Rw：=RwO = Rw1=Rw2 = Rw3，以及 Rp=RpO=Rp1=Rp2=Rp3 。並且，RpS170Ω及 R10Ω· 從此方程式’可看出：相較於未使用該等對接分接頭 Bt0-Bt4，當使用該等對接分接頭Bt0-Bt4時，可顯著地減少 該DSL及SSL之總電阻。
再者，在以施加至該DSL及SSL之偏壓來充電該DSL 及S S L期間之下載時間t (見第7圖）可表示成下列方程式 (B)。 t = RxC (B) 在方程式（B)中，R表示該DSL及SSL之閘極線的總電 阻，以及C表示該DSL及SSL與相鄰線之總電容。該下載 200537508 時間越短越好。如從方程式（B)所看到，該下載時間係該d s L 及S S L之總電阻所決定。 同時，在依據本發明之一較佳實施例的NAND快閃記憶 體裝置中，該等對接分接頭Bt4亦形成於該X-解碼器12〇 之相對側之DSL及SSL的未端上。此將配合第5圖及第6 圖來描述。如第5圖及第6圖所示，當沒有形成該等對接分 接頭Bt4時，一位於部分「b」之單元只具有在最後對接分 接頭Bt3中之第一多晶矽層103的電阻器Rp3。此對於下載 方面係不利的。此在該下載時間差的情況下會導致許多問題 ® 以及在操作均勻性上亦會發生很多問題。再者，當高度整合 該NAND快閃記憶體裝置時，該DSL及SSL之閘極長度會 逐漸地變小及總電阻會突然地增加。並且，相鄰字元線 WL0-WL1 5間之間隙會變窄，以及使用一高介電材料（例如： 氮化膜）。因此，大體上而言，會有總電容增加及下載時間 增加之問題。因此，很難在適當時序上以接地電壓來處理該 DSL 及 SSL。 如果輸入一偏壓，則由於在如第5圖所示之位置「a」 ® 及「b」上之下載差異而會有電壓嵌位（voltage clamping)差。 此係由RC延遲所造成之値。因爲位置「a」鄰近該偏壓輸入 端，所以可嵌位該位置「a」而不會有RC延遲。然而，在位 置「b」之情況中，因爲位置「b」遠離該偏壓輸入端，所以 會因RC延遲而使嵌位延遲。如果位元線Ble及Bio之時序 不一致，則會發生漏電電流，以及此甚至在晶片之操作中會 成爲一產生時間延遲等之因素。 200537508 此外，如第9圖及第1 2圖所示，在依據本發明之較佳 實施例的NAND快閃記憶體裝置中，電晶體DT及CT係分 別連接至該X -解碼器1 2 0及該X -解碼器1 2 0之相對側上的 對接分接頭BtO及Bt4。該解碼電晶體DT通常連接至該X-解碼器1 20，以便將一偏壓經由該解碼電晶體DT施加至該 DSL及SSL。在本發明之較佳實施例中，如上所述，除了該 解碼電晶體DT外，該嵌位電晶體（clamping transistor)CT 亦連接至該X-解碼器120之相對側上之對接分接頭Bt4。當 然，以相同於該解碼電晶體DT之方式，將偏壓經由該嵌位 電晶體CT施加至該DSL及SSL。因而，可將該下載時間減 少至1 / 4。 同時，第10圖及第11圖顯示當R = (RwxRp)/(Rw + Rp) 時該DSL及SSL之下載等效電路，其中電容爲Ci。在此情 況中’ R = R1=R2 = R3=R4。並且，在Ci中，「i」爲1至4， 以及C1=C2 = C3 = C4。在將一偏壓施加至第1〇圖所示之等效 電路的一側之情況中，在此情況中之下載時間11可表示成 下列方程式（C)。在將該偏壓施加至第1 〇圖所示之等效電路 的兩側之情況中，在此情況中之下載時間t2可表示成下列 方程式（D)。 tl=0.38x4Rx4C (C) t2 = 0.38x2Rx2C (D) 在方程式（C)中及方程式（D)中，「0.38」係一常數。 如從方程式（C)及（D)可看出，如果將一偏壓施加至該 DSL及SSL之兩端，可在預充電及放電期間減少該下載時 200537508 間。 如上所述’依據本發明，對接分接頭係以下列方式所形 成：將一多晶矽層及一金屬矽化物層經由金屬接點連接至複 數個給定點（包括一 NAND快閃記憶體裝置之DSL及SSL的 未端）。因此，可減少該DSL及SSL之電阻，以及因而可減 少該DSL及SSL之下載時間。 雖然已完成有關於上述較佳實施例之說明，但是可了解 的是熟習該項技藝之一般人士在不脫離本發明之精神及範 圍及所附申請專利範圍下可實施對本發明之變更及修改。 【圖式簡單說明】 第1圖係顯示依據本發明之一較佳實施例的一 NAND快 閃記憶體裝置之結構的電路圖； 第2圖係顯示第1圖中之虛線的放大部分之平面圖； 第3圖係第1圖所示之一 DSL及一 SSL的等效電路圖； 第4圖係綱要性地顯示第2圖所示之DSL及SSL之平 面圖； 第5圖係用以說明第3圖所示之DSL及SSL的等效電 路圖； 第6圖係第5圖所示之DSL及SSL的平面圖； 第7圖係施加至該DSL及SSL之偏壓的波形圖； 第8圖係第3圖所示之一對接分接頭的剖面圖； 第9圖係依據本發明之另一實施例的一 NAND快閃記憶 體裝置之等效電路圖； 第10及11圖係第3圖所示之DSL及SSL的等效電路 200537508 圖； 第1 2圖係第9圖所示之NAND快閃記憶體裝置的槪念 圖；以及 > 第1 3圖係顯示一典型NAND快閃記憶體裝置之結構的 電路圖。 【主要元件符號說明】 10 記憶體單元陣列
20 101 102 103 104 105 106 107 1 10 120 B Le，B Lo BtO-Bt4 C1-C4 CT DSL DT GND X-解碼器 半導體基板 通道氧化膜 第一多晶砂層 0N0層 第二多晶矽層 鎢金屬矽化物層 金屬層 記憶體單元陣列 X-解碼器 位元線 對接分接頭 電容器 嵌位電晶體 汲極選擇線 解碼電晶體 接地電壓 -12- 200537508
Rp0-Rp3 電阻器 R 1-R4 電阻器 R w 0 - R w 3 電阻器 SSL 源極選擇線 VSS 電源電壓 WL 字元線 WL0-WL15 字元線
Claims (1)
- 200537508 十、申請專利範圍： 1 . 一種N AND快閃記憶體裝置，在該裝置中複數個記憶體單 元彼此串聯連接，以形成一字串，該NAND快閃記憶體裝 置至少包括：一記憶體單元陣列，其由複數個字串所組成； 以及一汲極選擇線及一源極選擇線，其用以將從一 X-解碼 器所接收之一偏壓傳送至該X-解碼器之相對側，以便選擇 該等字串， 其中構成該汲極選擇線及該源極選擇線之一多晶矽層及 一金屬矽化物層經由金屬接點電性內連於該X -解碼器與 鲁 該X-解碼器之相對側間所給定之點，因而形成數個對接分 接頭（butting taps)，其中該等對接分接頭之一係形成於位 在該X-解碼器之部分的該汲極選擇線及該源極選擇線之 前端，以及該等對接分接頭之另一對接分接頭係形成於位 在該X-解碼器之相對側的該汲極選擇線及該源極選擇線 之末端。 2 .如申請專利範圍第1項所述之N AND快閃記憶體裝置，其 中該等對接分接頭係以彼此相隔5 1 2個記憶體單元方式所 鲁 形成。 3 ·如申請專利範圍第1項所述之N AND快閃記憶體裝置，其 中該汲極選擇線及該源極選擇線之前端及末端上所形成 之對接分接頭係分別連接至電晶體，以及一偏壓係經由該 等電晶體分別施加至該汲極選擇線及該源極選擇線。 -14-
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | Annulment or lapse of patent due to non-payment of fees |