TWI406399B - 單多晶矽層非揮發性記憶體及其操作方法 - Google Patents
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Description
本發明是有關於一種半導體元件，且特別是有關於具有單層多晶矽浮置閘極的單多晶矽層非揮發性記憶體及其操作方法。
當半導體進入深次微米(Deep Sub-Micron)的製程時，元件的尺寸逐漸縮小，對於記憶體元件而言，也就是代表記憶胞尺寸愈來愈小。另一方面，隨著資訊電子產品(如電腦、行動電話、數位相機或個人數位助理(Personal Digital Assistant，PDA))需要處理、儲存的資料日益增加，在這些資訊電子產品中所需的記憶體容量也就愈來愈大。對於這種尺寸變小而記憶體容量卻需要增加的情形，如何製造尺寸縮小、高積集度，又能兼顧其品質的記憶體元件是產業的一致目標。
非揮發性記憶體元件由於具有使存入之資料在斷電後也不會消失之優點，所以已成為個人電腦和電子設備所廣泛採用的一種記憶體元件。
典型的非揮發性記憶體元件係以摻雜的多晶矽(Polysilicon)製作浮置閘極(Floating Gate)與控制閘極(Control Gate)而構成堆疊結構(Stacked Gate)。浮置閘極與基底、浮置閘極與控制閘極之間則分別設置有一層介電層。
然而，上述非揮發性記憶體需要形成多層多晶矽層與多層介電層。在製作過程中，會經過多道光罩步驟，拉長製作流程，且耗費較多的製造成本。
美國專利US 6678190揭露了一種非揮發性記憶體，此種記憶體無須形成多層多晶矽層，而是以設置於N井上的兩串接的兩P型金氧半導體電晶體分別作為選擇電晶體與浮置閘電晶體。由於只需要形成一層多晶矽，因此此種非揮發性記憶體的製程可以與互補式金氧半導體電晶體的製程整合在一起，而能夠減少製造成本。
然而，美國專利US 6678190揭露的非揮發性記憶體，由於必須有一個P型金氧半導體電晶體作為選擇電晶體，因此無法進一步縮小記憶胞的尺寸；另外一點，此記憶元件無法電性抹除。
然而，隨著積體電路產業的發展，業界莫不以製作出速度更快、尺寸更小的產品為目標，因此記憶體元件的積集度(Integration)勢必會持續不斷地增加。但是，線寬縮小的結果，往往會導致短通道效應的發生。短通道效應除了會造成元件啟始電壓(Vt)下降以及閘極電壓(Vg)對記憶體的控制發生問題之外，熱電子效應的現象也將隨著通道尺寸的縮短而產生，影響記憶體之操作。這些問題，都會造成記憶體產生資料誤判的情形，而降低了記憶體的可靠度。由此可知，如何形成一種具有高積集度且可靠度高的記憶體，已經成為亟待解決的問題。
有鑑於此，本發明提供一種單多晶矽層非揮發性記憶體，不需要設置選擇電晶體，而可以使記憶胞陣列更緊密，因此可以縮小記憶胞尺寸。由於記憶胞沒有設置選擇電晶體，因此記憶體的操作方法需配合記憶體陣列目的而重新設計。
本發明提供一種單多晶矽層非揮發性記憶體，分別隔著穿隧介電層而於浮置閘極下的基底中設置程式化閘極與控制閘極，而程式化與抹除動作是透過穿隧介電層的不同區域來進行電荷進出，在循環應力之後可提高記憶體的可靠度。
本發明提供一種單多晶矽層非揮發性記憶體的操作方法，利用F-N(Fowler-Nordheim)穿隧效應來進行程式化與抹除動作，可以使記憶胞受到短通道效應的影響較小，而可以在固定耦合率狀況下，降低操作電壓並縮小元件尺寸。
本發明提出一種非揮發性記憶體，具有多個記憶胞行、多條程式化線、多條控制線、多條抹除線與隔離結構。多個記憶胞行設置於基底上，並構成記憶胞陣列，各記憶胞行由串聯連接的多個記憶胞構成。各記憶胞具有浮置閘電晶體、程式化閘極與控制閘極。浮置閘電晶體具有浮置閘極與設置於浮置閘極與基底之間的穿隧介電層。程式化閘極與控制閘極分別隔著穿隧介電層而設置於浮置閘極下的基底中。多條程式化線分別連接同一行的記憶胞的程式化閘極。多條控制線分別連接同一列的記憶胞的控制閘
極。多條抹除線分別由各記憶胞行下方的一井區構成。隔離結構設置於基底中，以定義出第一主動區、第二主動區與第三主動區，且浮置閘極跨過第一主動區、第二主動區與第三主動區。其中，浮置閘電晶體的源極區與汲極區分別設置於浮置閘極兩側的基底的第一主動區中。程式化閘極設置於第二主動區中。控制閘極設置於第三主動區中。浮置閘極電晶體為P-通道電晶體，程式化閘極與該控制閘極分別為一N型井區。
在本發明之一實施例中，上述之控制閘極與浮置閘極之間所夾的閘極電容面積大於程式化閘極與浮置閘極之間所夾的閘極電容面積與第一主動區與浮置閘極之間所夾的閘極電容面積的總和。
在本發明之一實施例中，上述之控制閘極與浮置閘極之間所夾的閘極電容面積大於程式化閘極與浮置閘極之間所夾的閘極電容面積與第一主動區與浮置閘極之間所夾的閘極電容面積的總和的10倍。
在本發明之一實施例中，上述各記憶胞行中的記憶胞之間的多個源極/汲極區之電壓皆為浮動。
在本發明之一實施例中，上述程式化線垂直於控制線。
在本發明之一實施例中，上述程式化線平行於抹除線。
在本發明之一實施例中，上述單多晶矽層非揮發性記憶體，更包括介電層。此介電層設置於浮置閘極頂部以改善電荷保存。介電層為自行對準金屬矽化物阻擋層或抵抗保護氧化層。
本發明提出一種單多晶矽層非揮發性記憶體的操作方法，適用於上述單多晶矽層非揮發性記憶體。上述單多晶矽層非揮發性記憶體的操作方法包括：進行程式化操作時，於選定記憶胞所耦接的選定控制線施加第一電壓，於選定記憶胞所耦接的選定程式化線施加第二電壓，其中第一電壓與第二電壓的電壓差足以引發F-N穿隧效應，以使電荷從程式化閘極進入浮置閘極。
在本發明之一實施例中，上述之第一電壓與第二電壓的電壓差為8伏特至12伏特左右。
在本發明之一實施例中，非揮發性記憶體的操作方法，更包括：進行程式化操作時，於其他非選定控制線施加第三電壓，於其他非選定程式化線施加第四電壓，其中第三電壓與第四電壓的電壓差不足以引發F-N穿隧效應。
在本發明之一實施例中，非揮發性記憶體的操作方法，更包括：進行抹除操作時，於抹除線施加第五電壓，於選定記憶胞所耦接的選定控制線施加第六電壓，其中第五電壓與第六電壓的電壓差足以引發F-N穿隧效應，以使電荷從浮置閘極排出至抹除線。
在本發明之一實施例中，上述之第五電壓與第六電壓的電壓差的電壓差為8伏特至12伏特左右。
在本發明之一實施例中，非揮發性記憶體的操作方法，更包括：進行抹除操作時，於其他非選定控制線施加第七電壓，其中第五電壓與第七電壓的電壓差不足以引發F-N穿隧效應。
在本發明之一實施例中，非揮發性記憶體的操作方法，更包括：進行讀取操作時，於選定記憶胞所耦接的選定控制線施加第八電壓，於其他非選定控制線施加第九電壓，於選定記憶胞所耦接的選定抹除線施加第十電壓，以讀取選定之記憶胞之通道電流。
基於上述，本發明的本發明非揮發性記憶體及其操作方法中，由於在記憶胞中不需要設置選擇電晶體，因此可以縮小記憶胞尺寸。而且，在本發明的非揮發性記憶胞中，程式化與抹除動作是透過穿隧介電層的不同區域來進行電荷進出，而可提高記憶體的可靠度。
此外，在本發明的非揮發性記憶胞中，利用F-N穿隧效應來進行程式化與抹除動作，可以使記憶胞受到短通道效應的影響較小、降低操作電壓，並可以縮小元件尺寸。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
本發明之非揮發性記憶體包括由多個記憶胞排列成行/列陣列的記憶胞陣列所構成。首先，說明本發明之記憶胞。圖1A所繪示為本發明之一較佳實施例之非揮發性記憶胞的上視圖。圖1B所繪示為圖1A中沿A-A’線的剖面圖。圖1C所繪示為圖1A中沿B-B’線的剖面圖。圖1D所繪示為本發明之一較佳實施例之非揮發性記憶胞的電路簡
圖。
請參照圖1A至圖1D，本發明之非揮發性記憶胞例如是設置於基底100上。基底100例如是矽基底。在基底100中例如是設置有井區102。而且，在基底100中例如是設置有隔離結構104，以定義出主動區106a、106b、106c。隔離結構104例如是淺溝渠隔離結構或者場氧化層。
本發明之非揮發性記憶胞例如是由浮置閘電晶體108、程式化閘極110與控制閘極112所構成。
浮置閘電晶體108例如是設置於基底100上。浮置閘電晶體108例如是由穿隧介電層114、浮置閘極116、源極區118、汲極區120所構成。浮置閘電晶體例如為P通道電晶體。
浮置閘極116例如是設置於基底100上，並跨過主動區106a、106b、106c。浮置閘極116之材質例如是N型摻雜多晶矽或P型摻雜多晶矽。
穿隧介電層114例如是設置於浮置閘極116與基底100之間。穿隧介電層114之材質例如是氧化矽。在目前標準的0.18微米、1.8V/3.3V技術中，穿隧介電層114之厚度約為70埃。
源極區118與汲極區120例如是分別設置於浮置閘極116兩側的基底100中。而且，源極區118與汲極區120是位於主動區106a中。當浮置閘電晶體為P通道電晶體時，源極區118與汲極區120為P型摻雜區。
程式化閘極110例如是隔著穿隧介電層114而設置於
浮置閘極116下的基底100中。而且，程式化閘極110是位於主動區106b中。程式化閘極110例如是由N型摻雜區(井區)所構成。程式化閘極110、穿隧介電層114與浮置閘極116構成一個電容節點。由於進行程式化操作時，藉由F-N穿隧效應而使電荷從此N型摻雜區(井區)注入浮置閘極116。因此，在本發明中將此N型摻雜區(井區)稱為程式化閘極110。程式化線122連接程式化閘極110。
控制閘極112例如是隔著穿隧介電層114而設置於浮置閘極116下的基底100中。而且，控制閘極112是位於主動區106c中。控制閘極112例如是由N型摻雜區(井區)所構成。控制閘極112、穿隧介電層114與浮置閘極116構成一個電容節點。由於在對記憶胞進行程式化或抹除操作時，藉由於此N型摻雜區(井區)通入控制電壓，然後此電壓會耦合至浮置閘極116。因此，在本發明中將此N型摻雜區(井區)稱為控制閘極112。控制線124連接控制閘極112。
為了對記憶胞進行程式化操作，藉由F-N穿隧效應分別以程式化電壓與控制電壓耦合主動區106b、106c中的N型摻雜區(井區)，而使電荷注入至浮置閘極116。
而且，位於主動區106a中的井區102。由於進行抹除操作時，藉由F-N穿隧效應而使電荷從浮置閘極116排出至此井區102。因此，在本發明中將井區102稱為抹除閘極。抹除線126連接主動區106a中的井區102。
此外，控制閘極112與浮置閘極116之間所夾的閘極
電容面積(W*L)例如是大於程式化閘極110與浮置閘極116之間所夾的閘極電容面積與主動區106a(井區102、抹除閘極)與浮置閘極116之間所夾的閘極電容面積的總和。而且，控制閘極112與浮置閘極116之間所夾的閘極電容面積較佳是大於程式化閘極110與浮置閘極116之間所夾的閘極電容面積與主動區106a(井區102、抹除閘極)與浮置閘極116之間所夾的閘極電容面積的總和的10倍。亦即，控制閘極112與浮置閘極116的耦合率較佳是大於程式化閘極110與浮置閘極116的耦合率與主動區106a(井區102、抹除閘極)與浮置閘極116的耦合率的總和。藉由上述設計，在進行操作時，通常是在控制閘極112上施加電壓，可以使控制閘極112電壓大部分且快速耦合至浮置閘極116，而不會有明顯的電壓降。
本發明之非揮發性記憶體，由於在程式化閘極110與控制閘極112分別為N型井區，因此不需要兩層堆疊多晶矽層來形成程式化閘極與控制閘極，而可以在不改變一般互補式金氧半導體製程的情況下製作出非揮發性記憶體。另一個使用N型井區作為程式化閘極110與控制閘極112的理由如下：因為在N型井區與P型井區之間存在有反轉偏壓接面，所以當在程式化閘極110與控制閘極112施加正電壓時可以從P型井區或P型基底形成電性隔離。若使用P型井區作為程式化閘極110與控制閘極112，則無法從P型井區與P型基底形成電性隔離。
此外，介電層128例如是選擇性的設置於浮置閘極116
上。介電層128之材質例如是氧化矽、氮化矽或是氮氧化矽。在本發明中，所謂的介電層128是在邏輯製程中，作為自行對準金屬矽化物阻擋層(Self-Aligned Salicide Block Oxide，SAB)或抵抗保護氧化層的膜層(Resistive Protection Oxide,RPO)。
為了保證非揮發性記憶體的高品質，介電層128(自行對準金屬矽化物阻擋層(Self-Aligned Salicide Block Oxide，SAB)或抵抗保護氧化層)特別設計加到浮置閘極116的頂部。介電層128不但可以在後續製程中減少層間介電層(Inter-Layer Dielectrics，ILD)的機械應力，也可以避免沿著間隙壁從浮置閘極至金屬矽化源極/汲極區接面(Silicided Source/Drain Junction)之間的金屬矽化短路。在此結構下，可以提升電荷保持率(Charge Retention)。
亦即，在半導體元件製程中，非揮發性記憶電路通常可區分為主元件區與周邊電路區，其中位於主元件區中之元件例如包括有記憶體元件等，而位於周邊電路區中之元件例如是邏輯元件等。由於位於主元件區中之元件與周邊電路區中之元件的電性需求不同。因此在元件形成之後通常會進行矽化(Silicide)製程，以於閘極層與源極/汲極區上形成一層金屬矽化物，從而降低元件之阻值。然而，在進行上述之矽化製程時，需藉由一膜層(介電層128)將不需形成金屬矽化物的部分覆蓋起來，以避免矽化反應之發生。由於本案直接將一般邏輯製程中所使用的介電層128(自行對準金屬矽化物阻擋層(Self-Aligned Salicide Block
Oxide，SAB)或抵抗保護氧化層)用於覆蓋浮置閘極。因此本發明的非揮發性記憶體可以在不改變一般互補式金氧半導體製程的情況下製作出來，且不會增加額外的空間與罩幕層，而可以增加記憶體元件的集積度與可靠度。
而且，本發明的非揮發性記憶體，在記憶胞中不需要設置選擇電晶體，因此可以縮小記憶胞尺寸。
此外，本發明的非揮發性記憶體，分別隔著穿隧介電層114而於浮置閘極116下的基底100中設置程式化閘極110、控制閘極112與N型井區102，而程式化與抹除動作是透過穿隧介電層114的不同區域來進行電荷進出，而可提高記憶體的可靠度。
圖2所繪示為本發明之一較佳實施例之非揮發性記憶陣列的電路簡圖。
請參照圖2，本發明之非揮發性記憶體例如是由多個記憶胞陣列所構成。以下針對記憶胞陣列做說明。在本實施例中，以4＊5個記憶胞所組成的記憶胞陣列為例做說明，但是組成記憶胞陣列的記憶胞個數可依實際情況而變動，例如由64個、256個、512個記憶胞等組成記憶胞陣列。在圖2中，X方向定義為行方向，Y方向定義為列方向。
記憶胞陣列包括多個記憶胞行MR1~MR4、多條程式化線PG1~PG4、多條控制線CG1~CG5、多條抹除線EG1~EG4。
各記憶胞行MR1~MR4包括串聯連接的多個記憶胞
M11~M45。舉例來說，記憶胞行MR1由串聯連接的多個記憶胞M11~M15構成；記憶胞行MR2由串聯連接的多個記憶胞M21~M25構成；...；記憶胞行MR4由串聯連接的多個記憶胞M41~M45構成。在同一記憶胞行中，一個記憶胞的兩源極/汲極區分別連接至相鄰兩記憶胞的源極/汲極區。舉例來說，記憶胞M12的一源極/汲極區連接至記憶胞M11的源極/汲極區；記憶胞M12的另一源極/汲極區連接至記憶胞M13的一源極/汲極區；...；記憶胞M14的一源極/汲極區連接至記憶胞M13的源極/汲極區；記憶胞M14的另一源極/汲極區連接至記憶胞M15的一源極/汲極區。值得注意的是，各記憶胞行中的記憶胞之間的多個源極/汲極區從電源電性隔離，亦即各記憶胞行中的記憶胞之間的多個源極/汲極區之電壓皆為浮動。所有的記憶胞可以相同的方式連接排列。各記憶胞M11~M45具有上述圖1A至圖1D的結構，在此不再贅述。
多條程式化線PG1~PG4平行設置於基底上，並在行方向上(X方向)延伸，分別連接同一行的記憶胞的程式化閘極。舉例來說，程式化線PG1連接多個記憶胞M11~M15的程式化閘極；程式化線PG2連接多個記憶胞M21~M25的程式化閘極；...；程式化線PG4連接多個記憶胞M41~M45的程式化閘極。
多條控制線CG1~CG5平行設置於該基底上，並在列方向(Y方向)上延伸，分別連接同一列的記憶胞的控制閘極。舉例來說，控制線CG1連接多個記憶胞M11~M41的
控制閘極；控制線CG2連接多個記憶胞M12~M42的控制閘極；...；控制線CG5連接多個記憶胞M15~M45的控制閘極。
多條抹除線EG1~EG4分別由各記憶胞行下方的井區構成，並在行方向上(X方向)延伸。舉例來說，抹除線EG1連接多個記憶胞M11~M15的浮置閘電晶體下的井區(抹除閘極)；抹除線EG2連接多個記憶胞M21~M25的浮置閘電晶體下的井區(抹除閘極)；...；抹除線EG4連接多個記憶胞M41~M45的浮置閘電晶體下的井區(抹除閘極)。
此外，在各記憶胞行MR1~MR4兩側的汲極區D1~D4與源極區S1~S4也可以分別連接一個電晶體，可以在操作記憶體時使用。
在本發明的非揮發性記憶體中，在記憶胞中不需要設置選擇電晶體，而且各記憶胞串聯連接，因此可以縮小記憶胞陣列尺寸。
接著說明本發明之非揮發性記憶體的操作方法，其係包括程式化、抹除與資料讀取等操作模式。就本發明之非揮發性記憶體之操作方法而言，以下僅提供一較佳實施例作為說明。但本發明之非揮發性記憶體陣列的操作方法，並不限定於這些方法。在下述說明中係以圖示中記憶胞M33為實例做說明。
圖3A所繪示為對記憶體陣列進行程式化操作之一實例的示意圖。圖3B所繪示為進行程式化操作時選定記憶胞M33剖面示意圖。
請參照圖3A，對選定之記憶胞行MR3的記憶胞M33進行程式化操作時，於選定記憶胞M33所耦接的選定控制線CG3施加電壓Vp1，於選定記憶胞M33所耦接的選定程式化線PG3施加電壓Vp2。其中電壓Vp1與電壓Vp2的電壓差足以引發F-N穿隧效應，以使電荷從程式化閘極PG進入浮置閘極FG。在本實施例中，穿隧介電層的厚度例如是70埃，電壓Vp1與電壓Vp2的電壓差例如是8~12伏特，電壓Vp1例如為8伏特左右；電壓Vp2例如為0伏特左右。
而且，其他未選定控制線CG1、CG2、CG4、CG5施加電壓Vp3，其他未選定程式化線PG1、PG2、PG4施加電壓Vp4。電壓Vp3與電壓Vp4的電壓差不足以引發F-N穿隧效應。在本實施例中，電壓Vp3為電壓Vp1的一半，例如為4伏特左右；電壓Vp4為電壓Vp1的一半，例如為4伏特左右。
至於抹除線EG1~EG4則可以施加4伏特的電壓以避免程式化干擾。
如圖3B所示，在程式化選定記憶胞M33時，施加於控制線CG3(控制閘極CG)的8伏特電壓耦合至浮置閘極FG，而在浮置閘極FG與程式化閘極PG(0伏特)之間建立一個大的電場，並得以利用FN-穿隧效應使電荷從程式化閘極PG進入浮置閘極FG。而且，如上所述，控制閘極CG與浮置閘極FG的耦合率大於程式化閘極PG與浮置閘極FG的耦合率與抹除閘極EG與浮置閘極FG的耦合率的
總和。在此設計下，控制線CG3(控制閘極CG)電壓可以耦合至浮置閘極FG而建立足夠大的電壓差以引發F-N穿隧效應。
在進行上述程式化操作時，對於與選定記憶胞M33共用控制線CG3的其他非選定記憶胞M13、M23、M43而言，由於施加於這些非選定記憶胞M13、M23、M43所耦接的非選定程式化線PG1、PG2、PG4的電壓(4伏特)與施加於選定控制線CG3的電壓(8伏特)之間的電壓差不足以引發F-N穿隧效應(與在記憶胞M33設定的8伏特電壓差相比，只有4伏特之電壓差)，因此可以抑制非選定記憶胞M13、M23、M43被程式化。
在進行上述程式化操作時，對於與選定記憶胞M33共用程式化線PG3的其他非選定記憶胞M31、M32、M34、M35而言，由於施加於選定程式化線PG3的電壓(4伏特)與施加於這些非選定記憶胞M31、M32、M34、M35所耦接的非選定控制線CG1、CG2、CG4、CG5的電壓(4伏特)之間的電壓差不足以引發F-N穿隧效應(與在記憶胞M33設定的8伏特電壓差相比，只有0伏特之電壓差)，因此可以抑制非選定記憶胞M31、M32、M34、M35被程式化。
在上述實施例之非揮發性記憶體的程式化操作過程中，雖係以記憶胞陣列中單一記憶胞為單位進行程式化操作，然而本發明之非揮發性記憶體的程式化操作也可藉由各控制線及各程式化線的控制，而以位元組、節區，或是區塊為單位進行編程。
圖4A所繪示為對記憶體陣列進行抹除操作之一實例的示意圖。圖4B所繪示為進行抹除操作時選定記憶胞M33剖面示意圖。本發明的抹除方法中，以抹除共用控制線CG3的一列記憶胞M13、M23、M33、M43為例做說明。
請參照圖4A，對選定之記憶胞行MR3的記憶胞M33進行抹除操作時，於所有的抹除線EG1~EG4施加電壓Ve1，於選定記憶胞M13、M23、M33、M43所耦接的選定控制線CG3施加電壓Ve2。其中電壓Ve1與電壓Ve2的電壓差足以引發F-N穿隧效應，以使電荷從浮置閘極FG排出至抹除閘極EG。在本實施例中，電壓Ve1與電壓Ve2的電壓差例如是8~12伏特，電壓Ve1例如為8伏特左右；電壓Ve2例如為0伏特左右。
而且，其他未選定控制線CG1、CG2、CG4、CG5施加電壓Ve3。在本實施例中，電壓Ve3例如為4伏特左右。電壓Ve1與電壓Ve3的電壓差不足以引發F-N穿隧效應(與在記憶胞M13、M23、M33、M43設定的8伏特電壓差相比，只有4伏特之電壓差)。
至於程式化線PG1~PG4則可以施加4伏特的電壓以避免抹除干擾。
如圖4B所示，在抹除選定記憶胞M33(記憶胞M13、M23、M43)時，施加於控制線CG3(控制閘極CG)的0伏特電壓耦合至浮置閘極FG，而在浮置閘極FG與抹除閘極EG(8伏特)之間建立一個大的電場，並得以利用FN-穿隧效應使電荷從浮置閘極FG排出至抹除閘極EG進。而且，
如上所述，控制閘極CG與浮置閘極FG的耦合率大於程式化閘極PG與浮置閘極FG的耦合率與抹除閘極EG與浮置閘極FG的耦合率的總和。
在進行上述抹除操作時，由於施加於抹除線EG1~EG4的電壓(8伏特)與施加於非選定控制線CG1、CG2、CG4、CG5的電壓(4伏特)之間的電壓差不足以引發F-N穿隧效應，因此可以抑制非選定記憶胞被抹除。
在上述實施例之非揮發性記憶體的抹除操作過程中，雖係以記憶胞陣列中一整列記憶胞為單位進行抹除操作，然而本發明之非揮發性記憶體的抹除操作也可藉由各控制線及各抹除線的控制，而以單一記憶胞、位元組、節區，或是區塊為單位進行抹除。
圖5所繪示為記憶體陣列進行讀取操作之一實例的示意圖。
請參照圖5，進行讀取操作時，於選定記憶胞M33所耦接的選定控制線CG3施加電壓Vr1，於其他非選定控制線施加電壓Vr2，於選定記憶胞M33所耦接的選定抹除線EG3施加電壓Vr3，於汲極區D3施加電壓Vr4，於源極區S3施加電壓Vr5，以讀取選定記憶胞M33之通道電流。
在本實施例中，電壓Vr1為2.5伏特左右；電壓Vr2為0伏特左右；電壓Vr3為2.5伏特左右；電壓Vr4為2.5伏特左右；電壓Vr5為0伏特左右。藉由N型井區偏壓至2.5伏特(電壓Vr3為2.5伏特)且經由電壓Vr2(0伏特)的幫助)，非選定記憶胞M31、M32、M34、M35的耦合閘極電
壓非常接近0伏特。當記憶胞為P-通道元件，非選定記憶胞M31、M32、M34、M35的通道將開啟。而在汲極區D3與源極區S3之間形成電流路徑。從記憶胞M31至記憶胞M35之間是否流通有通道電流將取決於選定記憶胞M33中是否儲存有資料訊息。如果選定記憶胞M33的浮置閘極存有電荷(此處為電子)，選定記憶胞M33的通道也是開啟，通道電流將從記憶胞M31流至記憶胞M35。另一方面，如果選定記憶胞M33的浮置閘極沒有電荷，選定記憶胞M33的通道則是處於關閉，沒有通道電流從記憶胞M31流至記憶胞M35。
在上述偏壓情況下，可藉由偵測記憶胞之通道電流大小來判斷儲存於此記憶胞M33中的數位資訊。
在上述操作方法中，由於本發明非揮發性記憶體是利用FN-穿隧效應來進行程式化及抹除操作，而程式化與抹除動作是透過穿隧介電層的不同區域來進行電荷進出，而可提高記憶體的可靠度。
在上述操作方法中，由於本發明非揮發性記憶體採用FN-穿隧效應來進行程式化及抹除操作，而可以降低短通道效應的影響；換句話說，即是可以減短浮置閘電晶體的長度以增加元件之集積度，而不會使短通道效應更為嚴重。而且，由於在進行程式化操作時，係利用電子注入效率較高的FN-穿隧效應，故可以降低記憶胞程式或抹除電流並且能夠提高操作速度。由於程式化及抹除之動作均利用F-N穿隧效應，電流消耗小，可有效降低整個晶片之功
率損耗。
綜上所述，在本發明非揮發性記憶體及其操作方法中，由於在記憶胞中不需要設置選擇電晶體，因此可以縮小記憶胞尺寸。而且，在本發明的非揮發性記憶胞中，分別隔著穿隧介電層而於浮置閘極下的基底中設置程式化閘極與控制閘極，而程式化與抹除動作是透過穿隧介電層的不同區域來進行電荷進出，而可提高記憶體的可靠度。
而且，本發明之非揮發性記憶體，由於在程式化閘極與控制閘極分別為N型井區，因此可以在不改變一般互補式金氧半導體製程的情況下製作出非揮發性記憶體。
此外，在本發明的非揮發性記憶胞中，利用F-N穿隧效應來進行程式化與抹除動作，可以使記憶胞受到短通道效應的影響較小、降低操作電壓，並可以縮小元件尺寸。
另外，本發明之非揮發性記憶體的操作方法也可藉由各控制線、各程式化線及各抹除線的控制，而以單一記憶胞、位元組、節區或是區塊為單位進行程式化及抹除。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧基底
102‧‧‧井區
104‧‧‧隔離結構
106a、106b、106c‧‧‧主動區
108‧‧‧浮置閘電晶體
110、PG‧‧‧程式化閘極
112、CG‧‧‧控制閘極
114‧‧‧穿隧介電層
116、FG‧‧‧浮置閘極
118、S1~S4‧‧‧源極區
120、D1~D4‧‧‧汲極區
122、PG1~PG4‧‧‧程式化線
124、CG1~CG5‧‧‧控制線
126、EG1~EG4‧‧‧抹除線
M11~M45‧‧‧記憶胞
MR1~MR4‧‧‧記憶胞行
Vp1~Vp4、Ve1~Vp3、Vr1~Vp3‧‧‧電壓
圖1A所繪示為本發明之一較佳實施例之非揮發性記憶胞的上視圖。
圖1B所繪示為圖1A中沿A-A’線的剖面圖。
圖1C所繪示為圖1A中沿B-B’線的剖面圖。
圖1D所繪示為本發明之一較佳實施例之單多晶矽層非揮發性記憶胞的電路簡圖。
圖2所繪示為本發明之一較佳實施例之單多晶矽層非揮發性記憶陣列的電路簡圖。
圖3A所繪示為對記憶體陣列進行程式化操作之一實例的示意圖。
圖3B所繪示為進行程式化操作時選定記憶胞M33剖面示意圖。
圖4A所繪示為對記憶體陣列進行抹除操作之一實例的示意圖。
圖4B所繪示為進行抹除操作時選定記憶胞M33剖面示意圖。
圖5所繪示為記憶體陣列進行讀取操作之一實例的示意圖。
CG1~CG5‧‧‧控制線
D1~D4‧‧‧汲極區
EG1~EG4‧‧‧抹除線
M11~M45‧‧‧記憶胞
MR1~MR4‧‧‧記憶胞行
PG1~PG4‧‧‧程式化線
S1~S4‧‧‧源極區
Claims (15)
- 一種單多晶矽層非揮發性記憶體，包括：多個記憶胞行，設置於一基底上，並構成一記憶胞陣列，各該些記憶胞行包括串聯連接的多個記憶胞，各該些記憶胞包括：一浮置閘電晶體，包括：一浮置閘極與設置於該浮置閘極與該基底之間的一穿隧介電層；以及一程式化閘極與一控制閘極，分別隔著該穿隧介電層而設置於該浮置閘極下的該基底中；多條程式化線，分別連接同一行的該些記憶胞的該程式化閘極；多條控制線，分別連接同一列的該些記憶胞的該控制閘極；多條抹除線，分別由各該些記憶胞行下方的一井區構成；以及一隔離結構，設置於該基底中，以定義出一第一主動區、一第二主動區與一第三主動區，且該浮置閘極跨過該第一主動區、該第二主動區與該第三主動區；其中，該浮置閘電晶體的一源極區與一汲極區，分別設置於該浮置閘極兩側的該基底的該第一主動區中；該程式化閘極設置於該第二主動區中；該控制閘極設置於該第三主動區中；該浮置閘極電晶體為P-通道電晶體，該程式化閘極與該控制閘極分別為一N型井區。
- 如申請專利範圍第1項所述之單多晶矽層非揮發性 記憶體，其中該控制閘極與該浮置閘極之間所夾的閘極電容面積大於該程式化閘極與該浮置閘極之間所夾的閘極電容面積與該第一主動區與該浮置閘極之間所夾的閘極電容面積的總和。
- 如申請專利範圍第2項所述之單多晶矽層非揮發性記憶體，其中該控制閘極與該浮置閘極之間所夾的閘極電容面積大於該程式化閘極與該浮置閘極之間所夾的閘極電容面積與該第一主動區與該浮置閘極之間所夾的閘極電容面積的總和的10倍。
- 如申請專利範圍第1項所述之單多晶矽層非揮發性記憶體，其中各該些記憶胞行中的該些記憶胞之間的多個源極/汲極區之電壓皆為浮動。
- 如申請專利範圍第1項所述之單多晶矽層非揮發性記憶體，其中該些程式化線垂直於該些控制線。
- 如申請專利範圍第1項所述之單多晶矽層非揮發性記憶體，其中該些程式化線平行於該些抹除線。
- 如申請專利範圍第1項所述之單多晶矽層非揮發性記憶體，更包括一介電層，設置於該浮置閘極頂部以改善電荷保存。
- 如申請專利範圍第7項所述之單多晶矽層非揮發性記憶體，其中該介電層為自行對準金屬矽化物阻擋層或抵抗保護氧化層。
- 一種單多晶矽層非揮發性記憶體的操作方法，該非揮發性記憶體包括：多個記憶胞行，分別包括串聯連接的 多個記憶胞，各該些記憶胞具有一浮置閘極與設置於該浮置閘極與一基底之間的一穿隧介電層的一浮置閘電晶體、隔著該穿隧介電層而設置於該浮置閘極下的該基底中的一程式化閘極與一控制閘極；多條程式化線，分別連接同一行的該些記憶胞的該程式化閘極；多條控制線，分別連接同一列的該些記憶胞的該控制閘極；多條抹除線，分別由各該些記憶胞行下方的一井區構成，該非揮發性記憶體的操作方法包括：進行程式化操作時，於一選定記憶胞所耦接的一選定控制線施加一第一電壓，於該選定記憶胞所耦接的一選定程式化線施加一第二電壓，其中該第一電壓與該第二電壓的電壓差足以引發F-N穿隧效應，以使電荷從該程式化閘極進入該浮置閘極。
- 如申請專利範圍第9項所述之單多晶矽層非揮發性記憶體的操作方法，其中該第一電壓與該第二電壓的電壓差為8伏特至12伏特左右。
- 如申請專利範圍第9項所述之單多晶矽層非揮發性記憶體的操作方法，更包括：進行程式化操作時，於其他非選定控制線施加一第三電壓，於其他非選定程式化線施加一第四電壓，其中該第三電壓與該第四電壓的電壓差不足以引發F-N穿隧效應。
- 如申請專利範圍第9項所述之單多晶矽層非揮發性記憶體的操作方法，更包括：進行抹除操作時，於該些抹除線施加一第五電壓，於 該選定記憶胞所耦接的該選定控制線施加一第六電壓，其中該第五電壓與該第六電壓的電壓差足以引發F-N穿隧效應，以使電荷從該浮置閘極排出至該些抹除線。
- 如申請專利範圍第12項所述之單多晶矽層非揮發性記憶體的操作方法，其中該第五電壓與該第六電壓的電壓差的電壓差為8伏特至12伏特左右。
- 如申請專利範圍第12項所述之單多晶矽層非揮發性記憶體的操作方法，更包括：進行抹除操作時，於其他非選定控制線施加一第七電壓，其中該第五電壓與該第七電壓的電壓差不足以引發F-N穿隧效應。
- 如申請專利範圍第9項所述之單多晶矽層非揮發性記憶體的操作方法，更包括：進行讀取操作時，於該選定記憶胞所耦接的該選定控制線施加一第八電壓，於其他非選定控制線施加一第九電壓，於該選定記憶胞所耦接的該選定抹除線施加一第十電壓，以讀取選定之該記憶胞之通道電流。
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