TW200529388A - Chip package - Google Patents

Chip package Download PDF

Info

Publication number
TW200529388A
TW200529388A TW093104889A TW93104889A TW200529388A TW 200529388 A TW200529388 A TW 200529388A TW 093104889 A TW093104889 A TW 093104889A TW 93104889 A TW93104889 A TW 93104889A TW 200529388 A TW200529388 A TW 200529388A
Authority
TW
Taiwan
Prior art keywords
substrate
chip
wafer
patent application
scope
Prior art date
Application number
TW093104889A
Other languages
English (en)
Other versions
TWI236109B (en
Inventor
Meng-Jen Wang
Chih-Ming Chung
Original Assignee
Advanced Semiconductor Eng
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Semiconductor Eng filed Critical Advanced Semiconductor Eng
Priority to TW093104889A priority Critical patent/TWI236109B/zh
Priority to US10/906,536 priority patent/US7375435B2/en
Application granted granted Critical
Publication of TWI236109B publication Critical patent/TWI236109B/zh
Publication of TW200529388A publication Critical patent/TW200529388A/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/01—Manufacture or treatment
    • H10W74/012—Manufacture or treatment of encapsulations on active surfaces of flip-chip devices, e.g. forming underfills
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/111—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed
    • H10W74/114—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed by a substrate and the encapsulations
    • H10W74/117—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed by a substrate and the encapsulations the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/111—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed
    • H10W74/121—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed by multiple encapsulations, e.g. by a thin protective coating and a thick encapsulation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/15—Encapsulations, e.g. protective coatings characterised by their shape or disposition on active surfaces of flip-chip devices, e.g. underfills
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W76/00—Containers; Fillings or auxiliary members therefor; Seals
    • H10W76/40—Fillings or auxiliary members in containers, e.g. centering rings
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/073—Connecting or disconnecting of die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/075—Connecting or disconnecting of bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/851—Dispositions of multiple connectors or interconnections
    • H10W72/853—On the same surface
    • H10W72/856—Bump connectors and die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/851—Dispositions of multiple connectors or interconnections
    • H10W72/874—On different surfaces
    • H10W72/877—Bump connectors and die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/851—Dispositions of multiple connectors or interconnections
    • H10W72/874—On different surfaces
    • H10W72/884—Die-attach connectors and bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/941—Dispositions of bond pads
    • H10W72/9415—Dispositions of bond pads relative to the surface, e.g. recessed, protruding
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/20—Configurations of stacked chips
    • H10W90/291—Configurations of stacked chips characterised by containers, encapsulations, or other housings for the stacked chips
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
    • H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/732—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between stacked chips
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/734—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked insulating package substrate, interposer or RDL
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/736—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked lead frame, conducting package substrate or heat sink
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL

Landscapes

  • Wire Bonding (AREA)

Description

200529388 五、 發明說明（1) 發 明 所 屬 之 技 術 領 域 本 發 明 是 有 關 於 '* 種 晶 片 封 裝 結 構， 且 特 別 是有 關 於 一 種 可 以 提 南 晶 片 與 基 板 間 接 合 性 的晶 片 封 裝 結構 〇 先 前 技 術 在 現 今 資 訊 世 代 的 社 會 下 電 子 產品 已 變 成 人類 不 可 或 缺 的 曰 常 用 品 而 電 子 產 品 的 核 心就 是 晶 片 ，電 子 產 品 透 過 晶 片 可 以 進 行 邏 輯 運 算 或 是 資料 記 憶 0 隨著 電 子 科 技 不 斷 地 演 進 功 能 性 更 複 雜 Λ 更人 性 化 的 產品 推 陳 出 新 就 電 子 產 品 外 觀 而 言 ， 也 朝 向輕 薄 短、 小 的 趨 勢 設 計 〇 因 此 就 半 導 體 製 程 上 ， 其晶 片 内 部 之金 屬 連 接 線 的 尺 寸 亦 不 斷 地 縮 減 9 從0· 25 微米 縮 減 到 0.18 微 米 再 下 一 步 更 將 朝 向 0· 15 微 米 甚 至 是奈 米 等 級 的世 代 前 進 0 另 外 ， 在 半 導 體 構 裝 技 術 上 亦 開發 出 許 多 高密 度 半 導 體 封 裝 的 形 式 ， 比 如 是 覆 晶 (F 1 i! p Ch ip )封裝的技 術 〇 由 於 在 覆 晶 封 裝 技 術 中 ， 係 將 多 個凸 塊 形 成 於晶 片 的 焊 墊 上 而 透 過 凸 塊（Βι ump ) 直 接 與 基板（S ub s t rate )電 性 連 接 如 此 相 較 於 打 線（W ire Bo nd ing) 及 軟 片 自動 貼 合（TAB)方式丨 ，覆晶技術可以提供較短且截面積較大之基 板 與 晶 片 間 的 電 路 路 徑 > 故 具 有 甚 佳 的電 性 品 質 。基 於 上 述 原 因 覆 晶 晶 片 封 裝 普 遍 地 應 用 於半 導 體 封 裝產 業 中 〇 在晶片利用凸塊接合於基板上之後， 可以利用植球 的 方 式 植 上 多 個 銲 球（S ο 1 ( i e] r B a 11 )於基板的底面上。 在
12317TWF.PTD 第5頁 200529388 五、發明說明（2) 現今的技術中，主要倍以# &人人仏π 乃因為鉛的價格低廉’，' 且錫=二厶作為銲球的材質，此 性、與其他金屬的；全=製造方法、製程特 封裝的領域中扮演著Ui:的：r:而錫 :體造成嚴重的傷害，並且對環境亦會造成嚴重的污 4二$ ζ ί少鉛對環境及人體所造成的衝擊’故 =無錯金屬來作為鮮球的材料，比如 疋利用錫銀銅δ金來作為銲球的 說，無鉛銲球在進行迴锃rRpf ^t疋 9過术 也丄M d 4 ^、 隹CR f ow)步驟時，必須要將溫 度加…q甚兩的溫度，比如是介於24 〇度到2 6 〇度之間， 才此使無鉛銲球與基板接合，然而此時卻會使凸塊與晶 片之間或是與基板之間產生剝離（D e丨a m i n a t i 0 n)的現 象’並且亦會使晶片與底膠之間產生剝離的現象。詳細 結構如第1圖所示，其繪示習知晶片封裝結構的剖面示意 圖。 就製程而言’晶片11 〇係先透過凸塊1 3 0接合於基板 1 2 0上，透過凸塊1 3 0，晶片1 1 〇可以與基板1 2 0電性連 接。接著，可以將底膠140(und erf ill)填入於晶片110與 基板1 2 0之間，並包覆凸塊1 3 0，藉由底膠1 4 0可以緩衝晶 片1 1 0與基板1 2 0之間因為熱膨脹係數不同而對凸塊1 3 0所 造成的剪應力。接著，可以進行灌模（encapsulating)的 作業，形成封裝材料150(molding compound)於基板120
12317TWF.PTD 第6頁 200529388 五、發明說明（3) 上，封裝材料1 5 0會包覆晶片11 0，藉以保護晶片1 1 0。接 著，透過植球（plating)及迴銲的方式，可以使無錯鮮球 160(lead-free solder ball)接合於基板 120 的底面上， 以形成一球格陣列覆晶封裝結構1 0 0。 在上述的製程中，當在進行植球及迴銲步驟，或者 當在將該球格陣列覆晶封裝結構1 〇 〇以一表面黏著技術 (Surface Mounting Technology, SMT)迴銲接合於一外 界電路（未繪示）時，必須要將溫度加熱到甚高的溫度， 才月t*使無錯鲜球1 6 0接合於基板1 2 0的底面上或是使該球 格陣列覆晶封裝結構1 0 0接合於該外界電路，如此會導致 该封裝材料150會對晶片110產生甚大的向上拉力，而基 板120會對晶片11〇產生甚大的向下拉力，此兩個相反的 力量會使得凸塊1 3 0與晶片1 1 〇之間或是與基板1 2 〇之間產 生剝離（de 1 am i na t i on )的現象，並且亦會使晶片1 1 〇與底 膠1 4 0之間產生剝離的現象。 發明内裳 有鑑於此，本發明的目的之一是提出一種晶片封裝 結構’可以避免凸塊與晶片之間或是與基板之間產生剝 離的現象。 本發明的目的之二是提出一種晶片封裝結構，可以 避免晶片與底膠之間產生剝離的現象。 為達本發明之上述目的，提出一種晶片封裝結構， 至少包括基板、晶片、凸塊、緩衝材料及封裝材料。基 板具有一第一表面及對應之一第二表面，晶片係位於基
12317TWF.PTD 第7頁 200529388 五、發明說明（4) 板之第一表面上，晶片具有一主動表面與對應之一背 面。凸塊係配置於晶片之主動表面與基板之第一表面 間，緩衝材料係位於晶片之背面上。封裝材料係位於基 板之第一表面上，並包覆晶片及緩衝材料。 為達本 發明之上述目的，提出另一種晶片封裝結構，至少包括 基板、晶片、凸塊、緩衝塊、緩衝材料及封裝材料。基 板具有一第一表面及對應之一第二表面’晶片係位於基 板之第一表面上，晶片具有一主動表面與對應之一背 面。凸塊係配置於晶片之主動表面與基板之第一表面 間。緩衝塊係位於晶片之背面上，而緩衝材料係位於晶 片之背面與緩衝塊間。封裝材料係位於基板之第一表面 上，並包覆晶片、緩衝材料及緩衝塊。 綜上所述， 由於在晶片的背面上配置有緩衝材料，藉由緩衝材料可 以減緩封裝材料對晶片產生向上的拉力，這時亦可以減 緩基板對晶片產生向下的拉力，故可以避免凸塊與晶片 之間或是與基板之間產生剝離的現象，並且亦可以避免 晶片與底膠之間產生剝離的現象。 為讓本發明之上述目的、特徵、和優點能更明顯易 懂，下文特舉一較佳實施例，並配合所附圖式，作詳細 說明如下： 實施方式 第一較佳實施例 請參照第2圖，其繪示依照本發明第一較佳實施例之 晶片封裝結構的剖面示意圖。晶片封裝結構2 0 0包括基板
12317TWF.PTD 第8頁 200529388 五、發明說明（5) 2 2 0、晶片2 1 0、多個凸塊2 3 0、緩衝材料2 7 0、封裝材料 250及多個銲球260。基板220具有多個第一基板接墊226 及多個第二基板接墊2 2 8，第一基板接墊2 2 6係位於基板 220之第一表面222上，第二基板接墊228係位於基板220 之第二表面224上。晶片210係位於基板220之第一表面 2 2 2上’且晶片2 1 〇具有多個晶片接墊2 i 6 ，位於晶片2 i 〇 之主動表面212上。 k 凸塊230係位於晶片210之主動表面212與基板220之 第一表面2 2 2間，其係連接晶片接墊216及第一基板接墊 it'如此晶片210可以透過凸塊2 3 0與基板2 20電性以及 接二凸塊23〇的材質可以包括比如是錫銀銅合金 1 2 2。金等*之4無广銲料。底膠2 4 〇係位於晶片2 1 0與基 210 I其二”η、’ 凸塊23〇，藉由底膠24 〇可以緩衝晶片 Ζ 1 ϋ與基板2 2 0之間因為勒除民於本 成的剪鹿力。 馬熱知服係數不同而對凸塊2 30所造 緩衝材料2 70係位於曰ΰ 9彳n ^北 25〇係位於基板m之第於一Ύ 9之背面214上，封裝材料 緩衝材料2 7 0，藉以保護曰 '" 上，並包覆晶片2 1 〇及 材料2 70比如是軟性且。值得注意的是，緩衝 小於6 5 0 MPa，在較佳/降杜佳的材質，其彈性模數比如是 之間係具有甚佳的黏^况下，緩衝材料2 7 0與晶片210 2 5 0之間亦具有甚佳的而緩衝材料2 7 0與封裝材料
銲球2 6 0係配置於A 板2 2 0透過銲球26 0可以\ 之第二基板接墊228上，基 乂與一外界電路（未繪示）電性連
200529388 五、發明說明（6) 接。銲球260可以是由比如是錫銀銅合金或是錫銀合金等 之無鉛銲料所構成。 就製程而言，晶片2 1 0係先透過凸塊2 3 0接合於基板 220上；接著，可以將底膠240(underfill)填入於晶片 2 1 0與基板2 2 0之間，並包覆凸塊2 3 0 ;接著，可以將緩衝 材料2 7 0塗佈於晶片2 1 0之背面2 1 4上；接著，可以進行灌 模（encapsulating)的作業，形成封裝材料250(molding compound)於基板2 2 0上，封裝材料2 5 0會包覆晶片210及 緩衝材料2 7 0 ;接著，透過植球（ball mounting)及迴銲 的方式，可以使銲球2 6 0接合於第二基板接墊2 2 8上，以 形成晶片封裝結構2 0 0。之後，可以利用表面黏著技術 (Surface Mounting Technology ， SMT)，將該晶片封裝 結構2 0 0連接到比如是母版的外界電路上。 由於藉由緩衝材料2 7 0可以減緩封裝材料2 5 0對晶片 2 1 0產生向上的拉力，這時亦可以減緩基板2 2 〇會對晶片 2 1 0產生向下的拉力，故當在進行植球及迴銲的步驟，以 及接下來之表面黏著技術時，即使在甚高的溫度下，亦 可以避免凸塊2 30與晶片21 0之間或是與基板2 2 0之間產生 剝離（delamination)的現象，並且亦可以避免晶片210與 底膠2 4 0之間產生剝離的現象。 在上述的製程中，係將晶片2丨〇接合於基板2 2 〇上之 後’才將黏著材料2 7 0塗佈於晶片2 1 0的背面2 1 4上。然 而’本發明的應用並不限於此，亦可以是先將黏著材料 2 7 0塗佈於晶片2 1 〇的背面2 1 4上，接著才將晶片2 1 〇接合
12317TWF.PTD 第10頁 200529388 五、發明說明（7) 於基板2 2 0上。 第二較佳實施例 在實際應用上，可能會發生封裝材料與緩衝材料之 間接合性不佳的情況，為解決此問題，本發明之第二較 佳實施例提出緩衝塊的概念，如第3圖所示，其繪示依照 本發明第二較佳實施例之晶片封裝結構的剖面示意圖。 其中若是本實施例中的標號與第一實施例一樣者，則表 示在本實施例中所指明的構件係雷同於在第一實施例中 所指明的構件，在此便不再贅述。 當封裝材料與緩衝材料之間的接合性不佳時，可以 配置一緩衝塊於緩衝材料上，在較佳的情況下，緩衝塊 與緩衝材料之間係具有甚佳的接合性，而緩衝塊與封裝 材料之間亦具有甚佳的接合性。 請參照第3圖，在本實施例中，晶片封裝結構3 0 0具 有一緩衝塊3 8 0，藉由緩衝材料2 7 0可以使緩衝塊3 8 0黏著 於晶片2 1 0之背面2 1 4上，其中緩衝塊3 8 0比如是空白晶片 (d u m m y d i e )，其材質比如是石夕；在較佳的情況下，緩衝 塊3 8 0與緩衝材料2 7 0之間係具有甚佳的接合性，而緩衝 塊3 8 0與封裝材料2 5 0之間亦具有甚佳的接合性；亦即， 緩衝塊3 8 0與緩衝材料2 7 0之間的接合性係大於封裝材料 2 5 0與緩衝材料27 0之間的接合性，而緩衝塊3 8 0與封裝材 料2 5 0之間的接合性係大於封裝材料2 5 0與緩衝材料2 7 0之 間的接合性。
12317TWF.PTD 第11頁 200529388 五、發明說明（8) 緩衝材料2 70比如是軟性且彈性佳的材質，其彈性模 數比如是小於6 5 0 MPa，在較佳的情況下，緩衝材料27〇與 晶片2 1 0之間係具有甚佳的黏著性，且緩衝材料2 7 〇與緩 衝塊3 8 0之間亦具有甚佳的黏著性。封裝材料 基板22〇之第一表面2 2 2 ±，並包覆晶片21〇2〇=立於 3 8 0 ° / 就製程而言，可以是在晶片21 0接合於基板22〇上之 後，再將緩衝塊3 80接合於晶片210之背面214上；或者， 可以是先將緩衝塊3 8 0接合於晶片2 1 0之背面2 1 4上，再將 接合有緩衝塊3 8 0之晶片2 1 0接合於基板2 2 0上。 就本實施例的封裝結構而言，當在利用植球及高溫 迴銲的步驟接合比如是無鉛銲料之銲球2 6 〇於基板2 2 〇之 第二基板接墊2 2 8上時，或者是當利用表面黏著技術 (SMT)接合該晶片封裝結構3〇〇到比如是母版的外界電路 上時’雖然封裝材料2 5 0會將緩衝塊3 8 0向上拉，但是藉 由緩衝材料2 7 0可以減緩緩衝塊3 8 0對晶片2 1 0向上的拉 力’同時亦可以減緩基板2 2 0會對晶片2 1 0產生向下的拉 力。因此即使在甚高的溫度下，亦可以避免凸塊2 3 0與晶 片2 1 0之間或是與基板2 2 〇之間產生剝離的現象，並且亦 可以避免晶片2 1 0與底膠2 4 0之間產生剝離的現象。 然而，本發明之緩衝塊3 8 0的材質並不限制於石夕，亦 可以是其他任何材質，比如是銅或鋁。 第三較佳實施例
12317TWF.PTD 第12頁 200529388 五、發明說明（9) - 缓衝塊除了可以是空白晶片之外，亦 來傳輸訊號之具有電性功能的晶片。請表昭=疋此夠用 示依照本發”三較佳實施例之晶片封裳：二圖，其繪 意圖。其中若是本實施例中的標號與第一;"不 一樣者’則表示在本實施例中所指明的構二 ^例 弟一或弟一實施例中所指明的構件，在此便仕 緩衝塊4 8 0係為能夠用來傳輸訊號之具…& 晶片，晶片48 0係以其背面48 2並透過緩衝材 ^ = f， 晶片210上，晶片480具有多個接墊484 ，配置在主 ^ 4 8 6上，透過打線製程所形成的導線4 9 0可以使晶片48^的 晶片接墊4 84與基板2 2 0之第三基板接墊2 2 9電性%連接。 就本實施例的封裝結構而言，當在利用植球及高溫 迴銲的步驟接合比如是無鉛銲料之銲球2 6 〇於基板2 2 0之 第二基板接墊2 2 8上時，或者是當利用表面黏著技術 (SMT)接合該晶片封裝結構3〇〇到比如是母板的外界電路 上時’雖然封裝材料2 5 〇會將晶片4 8 〇 (緩衝塊）向上拉， 但是藉由緩衝材料2 7 〇可以減緩晶片4 8 0 (緩衝塊）對晶片 2 1 0向上的拉力，同時亦可以減緩基板2 2 0會對晶片2 1 0產 生向下的拉力。因此即使在甚高的溫度下，亦可以避免 凸塊2 3 0與晶片2 1 0之間或是與基板2 2 〇之間產生剝離的現 象，並且亦可以避免晶片2 1 〇與底膠2 4 0之間產生剝離的 現象。 結論
12317TWF.PTD 第13頁 200529388 五、發明說明（ίο) 本發明之晶片封裝結構’在晶片的背面上配置有緩 衝材料’藉由緩衝材料可以減緩封裝材料對晶片產生向 上的拉力，這時亦可以減緩基板會對晶片產生向下的拉 力，故可以避免凸塊與晶片之間或是與基板之間產生剝 離的現象，並且亦可以避免晶片與底膠之間產生剝離的 現象。 雖然本發明已以一較佳實施例揭露如上，然其並非 用以限定本發明，任何熟習此技藝者，在不脫離本發明 之精神和範圍内，當可作各種之更動與潤飾，因此本發 明之保護範圍當視後附之申請專利範圍所界定者為準。
12317TWF.PTD 第14頁 200529388 圖式簡單說明 第1圖繪示習知晶片封裝結構的剖面示意圖。 第2圖繪示依照本發明第一較佳實施例之晶片封裝結 構的剖面示意圖。 第3圖繪示依照本發明第二較佳實施例之晶片封裝結 構的剖面示意圖。 第4圖繪示依照本發明第三較佳實施例之晶片封裝結 構的剖面示意圖。 【圖式標示說明】 1 00 晶 片 封 裝 結 構 11 0 晶 片 120 基 板 13 0 凸 塊 140 底 膠 15 0 封 裝 材 料 160 無 鉛 銲 球 200 晶 片 封 裝 結 構 21 0 晶 片 212 主 動 表 面 21 4 背 面 216 晶 片 接 墊 22 0 基 板 222 第 一 表 面 2? 4 第 二 表 面 226 第 一 基 板 接 塾 22 8 第 二 基 板接墊 229 第 二 基 板 接 墊 230 凸 塊 24 0 ： :底 膠 250 封 裝 材 料 26 0 : 焊 球 270 緩 衝 材 料 300 晶 片 封 裝 結 構 380 緩 衝 塊 38 2 : 頂 面 480 晶 片 48 0 : 晶 片 背 面
12317TWF.PTD 第15頁 200529388 圖式簡單說明 484 490 晶片接塾 打線導線 48 6 :主動表面 liisi 12317TWF.PTD 第16頁

Claims (1)

  1. 200529388 六、申請專利範圍 1 . 一種晶片封裝結構，至少包括： 一基板，具有一第一表面及對應之一第二表面； 一晶片，位於該基板之該第一表面上，該晶片具有 一主動表面與對應之一背面； 多個凸塊，配置於該晶片之該主動表面與該基板之 該第一表面間； 一緩衝材料，位於該晶片之該背面上；以及 一封裝材料，位於該基板之該第一表面上，並包覆 該晶片及該緩衝材料。 2 .如申請專利範圍第1項所述之晶片封裝結構，其中 該緩衝材料之彈性模數係小於6 5 0 M Pa。 3.如申請專利範圍第1項所述之晶片封裝結構，還包 括多個銲球，配置於該基板之該第二表面上。 4 ·如申請專利範圍第3項所述之晶片封裝結構，其中 該些銲球的材質包括無鉛銲料。 5 .如申請專利範圍第1項所述乞晶片封裝結構，還包 括一底膠，位於該晶片與該基板之間，並包覆該些凸 塊。 6 · —種晶片封裝結構，至少包括： 一基板，具有一第一表面及對應之一第二表面； 一晶片，位於該基板之該第一表面上，該晶片具有 一主動表面與對應之一背面； 多個凸塊，配置於該晶片之該主動表面與該基板之 該第一表面間；
    12317TWF.PTD 第17頁 200529388 六、申請專利範圍 一緩衝塊，位於該晶片之該背面上； 一緩衝材料，位於該晶片之該背面與該緩衝塊間； 以及 一封裝材料，位於該基板之該第一表面上，並包覆 該晶片及該緩衝塊。 7.如申請專利範圍第6項所述之晶片封裝結構，其中 該緩衝材料之彈性模數係小於6 5 0 MPa。 8 .如申請專利範圍第6項所述之晶片封裝結構，還包 括多個銲球，配置於該基板之該第二表面上。 9.如申請專利範圍第8項所述之晶片封裝結構，其中 該些銲球的材質包括無鉛銲料。 1 0.如申請專利範圍第6項所述之晶片封裝結構，其 中該緩衝塊的材質包括矽。 1 1 .如申請專利範圍第6項所述之晶片封裝結構，其 中該緩衝塊的材質包括銅。 1 2.如申請專利範圍第6項所述之晶片封裝結構，其 中該緩衝塊的材質包括I呂。 1 3.如申請專利範圍第6項所述之晶片封裝結構，還 包括一底膠，位於該晶片與該基板之間，並包覆該些凸 塊。 1 4.如申請專利範圍第6項所述之晶片封裝結構，其 中該緩衝塊與該緩衝材料之間的接合性係大於該封裝材 料與該緩衝材料之間的接合性，而該緩衝塊與該封裝材 料之間的接合性係大於該封裝材料與該緩衝材料之間的
    12317TWF.PTD 第18頁 200529388 六、申請專利範圍 接合性。 1 5.如申請專利範圍第6項所述之晶片封裝結構，其 中該緩衝塊係為能夠用來傳輸訊號之具有電性功能的晶 片，該晶片封裝結構還包括多數條導線，電性連接該緩 衝塊與該基板。 1 6. —種晶片封裝結構，至少包括： 一基板，具有一第一表面及對應之一第二表面； 一第一晶片，具有一主動表面與對應之一背面，該 第一晶片係以其主動表面覆晶接合於該基板之該第一表 面上； 一第二晶片，位於該第一晶片之該背面上； 一緩衝材料，配置於該第一晶片之該背面與該第二 晶片間， 多數條導線，電性連接該第二晶片與該基板； 一封裝材料，位於該基板之該第一表面上，並包覆 該些導線、該第一晶片及該第二晶片：以及 多數個銲球，位於該基板之該第二表面上。 1 7.如申請專利範圍第1 6項所述之晶片封裝結構，其 中該緩衝材料之彈性模數係小於65 OMPa。 1 8.如申請專利範圍第1 6項所述之晶片封裝結構，其 中該些銲球的材質包括無鉛銲料。 1 9.如申請專利範圍第1 6項所述之晶片封裝結構，還 包括一底膠，配置於該第一晶片與該基板之間。
    12317TWF.PTD 第19頁
TW093104889A 2004-02-26 2004-02-26 Chip package TWI236109B (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW093104889A TWI236109B (en) 2004-02-26 2004-02-26 Chip package
US10/906,536 US7375435B2 (en) 2004-02-26 2005-02-24 Chip package structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW093104889A TWI236109B (en) 2004-02-26 2004-02-26 Chip package

Publications (2)

Publication Number Publication Date
TWI236109B TWI236109B (en) 2005-07-11
TW200529388A true TW200529388A (en) 2005-09-01

Family

ID=34882464

Family Applications (1)

Application Number Title Priority Date Filing Date
TW093104889A TWI236109B (en) 2004-02-26 2004-02-26 Chip package

Country Status (2)

Country Link
US (1) US7375435B2 (zh)
TW (1) TWI236109B (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100593703B1 (ko) * 2004-12-10 2006-06-30 삼성전자주식회사 돌출부 와이어 본딩 구조 보강용 더미 칩을 포함하는반도체 칩 적층 패키지
US7684205B2 (en) * 2006-02-22 2010-03-23 General Dynamics Advanced Information Systems, Inc. System and method of using a compliant lead interposer
FR2905520A1 (fr) * 2006-09-04 2008-03-07 St Microelectronics Sa Boitier semi-conducteur a composants inverses et procede de fabrication d'un tel boitier
US7960825B2 (en) * 2006-09-06 2011-06-14 Megica Corporation Chip package and method for fabricating the same
US20080142956A1 (en) * 2006-12-19 2008-06-19 Cambou Bertrand F Stress management in BGA packaging
TWI384603B (zh) * 2009-02-17 2013-02-01 日月光半導體製造股份有限公司 基板結構及應用其之封裝結構
US8546932B1 (en) 2012-08-15 2013-10-01 Apple Inc. Thin substrate PoP structure
CN104425287A (zh) * 2013-08-19 2015-03-18 讯芯电子科技（中山）有限公司 封装结构及制造方法
US10727198B2 (en) * 2017-06-30 2020-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and method manufacturing the same
US11152274B2 (en) * 2017-09-11 2021-10-19 Advanced Semiconductor Engineering, Inc. Multi-moldings fan-out package and process
CN108878376B (zh) * 2018-06-28 2024-04-26 安徽芯动联科微系统股份有限公司 一种同时具备低应力和抗高过载的电子器件及其封装方法
US11742277B2 (en) 2018-08-14 2023-08-29 Rambus Inc. Packaged integrated device having memory buffer integrated circuit asymmetrically positioned on substrate

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5864178A (en) * 1995-01-12 1999-01-26 Kabushiki Kaisha Toshiba Semiconductor device with improved encapsulating resin
EP1793421A3 (en) * 1996-10-08 2007-08-01 Hitachi Chemical Co., Ltd. Semiconductor device, substrate for mounting a semiconductor chip, process for their production, adhesive, and double-sided adhesive film
US6150193A (en) * 1996-10-31 2000-11-21 Amkor Technology, Inc. RF shielded device
JPH11102985A (ja) * 1997-09-26 1999-04-13 Mitsubishi Electric Corp 半導体集積回路装置
US6448665B1 (en) * 1997-10-15 2002-09-10 Kabushiki Kaisha Toshiba Semiconductor package and manufacturing method thereof
JP4963148B2 (ja) * 2001-09-18 2012-06-27 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
DE10332009B4 (de) * 2003-07-14 2008-01-31 Infineon Technologies Ag Halbleiterbauelement mit elektromagnetischer Abschirmvorrichtung

Also Published As

Publication number Publication date
US7375435B2 (en) 2008-05-20
TWI236109B (en) 2005-07-11
US20050189633A1 (en) 2005-09-01

Similar Documents

Publication Publication Date Title
US7038316B2 (en) Bumpless die and heat spreader lid module bonded to bumped die carrier
US7750466B2 (en) Microelectronic assembly having second level interconnects including solder joints reinforced with crack arrester elements and method of forming same
TWI620293B (zh) 半導體裝置之製造方法
US20130285238A1 (en) Stud bump structure for semiconductor package assemblies
TW200816435A (en) Semiconductor device and method of manufacturing the same
TWI228809B (en) Flip chip package structure and substrate structure thereof
JP2008166527A (ja) 半導体装置およびその製造方法
TWI236109B (en) Chip package
JP2012009655A (ja) 半導体パッケージおよび半導体パッケージの製造方法
CN106463427B (zh) 半导体装置及其制造方法
JP4758678B2 (ja) 半導体装置
JP4175138B2 (ja) 半導体装置
TW200421587A (en) Multi-chip module
TW201214635A (en) Semiconductor device and method for manufacturing the same
US10854576B2 (en) Semiconductor device and manufacturing method thereof
JP2019220621A (ja) 半導体装置及びその製造方法
CN203839371U (zh) 一种dram双芯片堆叠封装结构
CN100468728C (zh) 多芯片半导体封装结构及封装方法
TW517370B (en) Solder bump structure and flip chip package process
TWI226117B (en) Flip chip on chip package with improving bonding property of wire-connecting pads
JP2003133509A (ja) 半導体パッケージ及びその製造方法
TW486794B (en) A flip-chip mounting assembly without lead
TWI267151B (en) Processing method during a package process
TW473952B (en) Structure for reducing flip-chip package stress
US7759791B2 (en) High density IC module

Legal Events

Date Code Title Description
MK4A Expiration of patent term of an invention patent