TW200425470A - Capacitors of semiconductor devices including silicon-germanium and metallic electrodes and methods of fabricating the same - Google Patents

Capacitors of semiconductor devices including silicon-germanium and metallic electrodes and methods of fabricating the same Download PDF

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Jung-Hwan Oh
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U-In Chung
Young-Sun Kim
Hee-Seok Kim
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200425470 玖、發明說明： 相關專利申請案 本申凊案主張於2003年4月14曰申請之韓國專利申請案 第2003-002333 1與2003-0023351號之權利，該等專利申請案 之全文以引用的方式併入本文中。 【發明所屬之技術領域】 本發明是有關於半導體裝置以及其製造方法，尤其是能 在半導體裝置中用的電容器以及其製造方法。 【先前技術】 電容器被廣泛的應用於許多積體電路半導體裝置中。例 如，在動態隨機存取記憶體（DRAM)裝置中使用電容器來儲 存資料。如同一知該技術之人士所周知的，積體電路電容 器包括一第一、下部或底部電極，一第二、頂部或上部電 極，以及一位於其間的介電質層。 隨著半導體裝置變得更加高度整合，DRAM的元件大小 會與元件電谷器的下部電極之有效面積一起縮小。然而， 需要一預設量的元件電容值。為了要在狹窄區域中獲得所 需的元件電容值，使用如Ah〇3與AhCVHfO2的材料做成的 高介電質層，具有介電常數數百倍大於氧化物/氮化物/氧化 物（ΟΝΟ)層的介電常數，是可以用來當作電容器的介電質 層。 已知，使用摻雜多晶矽來當作上部電極及/或下部電極。 然而’當作電谷器之上部電極及/或下部電極用的摻雜多晶 石夕電極會與高介電質層起反應，並讓電容器的電氣性能變 200425470 差為了此解決該問題，如SiON層的低介電I # I 摻雜多晶石夕電極與高介電電貝層仏供在 、止士人+所 ,电貝層之間。然而，低介電質層會 以成^丨琶貝層的總厚度增加。 而且已知將具有比多晶石夕声#你g 給使用高介帝併“ ^遇低反應性程度的金屬層 …貝層的電容器的上部電極用，或給電容器的 。电極，下部電極用。該金屬層包括用金屬材料的導電 虱化物或導電氮化物而形成一 — 層，以及包括用金屬材 /成的一缚層。因此，除了使用當作上部電極及/或下部 普極用的摻雜多晶石夕電極的半導體_絕緣體_ 容器以外，已知還提供金屬絕緣體·半導體（MIS)電容器以 及金屬-絕緣體-金屬（MIM)電容器。 然而，對金屬層上形成的上部電極進行濕蝕刻或乾蝕刻 處理時會發生問題。此外，由於低電阻係數，上部電極並 不適合當作信號延遲用的電阻層。如此，已知提供一雙層， 將捧雜多晶石夕層堆疊到金屬層上來形成該雙層，給上部電 ㈣。在此，使用低塵化學氣相沉積（Lp CVD),將非晶二 沉積到金屬層上，並啟動熱處理，藉此形成摻雜多晶石夕層。 :幸的是，由於熱處理’用該雙層所形成之上部電極的漏 電流’會比只用金屬層形成之上部電極的漏電流還小。 圖1是電壓對漏電流的曲線圖，顯示出傳統Mis電容器的 摻雜多晶碎層上所進行的熱處理，會讓漏電流增加。圖工的 曲線（a)顯示出刪電容器的漏電流，其中只有ΤιΝ層被當作 上：電極用，並且不使用熱處理。圖i的曲線(b)顯示出應 電容器的漏電流，其中將n型摻雜多晶矽層堆疊到BN層上 92373 200425470 所形成的雙層是當作上部電極用。在圖丨的曲線中，在溫 度530°C下使用LP CVD’將^摻雜多晶矽層沉積到 上，並且在6G(TC下的N2氣體高溫爐中，對㈣摻雜多晶石夕 層進行3 0分鐘的熱處理。 漏電流會增加，而且圖丄曲線（b)中經啟動熱處理過的τ〇χ 會較厚。因此，需要提供一種低熱預算的方法，能取代η型 摻雜多晶石夕^料、统熱處S條件（比々口高溫^的處理條 件，600°C下30分鐘或650°C下2分鐘）。 【發明内容】 依據本發明的一些實施例，半導體裝置的電容器包括一 電容器下部電極、一介電質層、以及一上部電極，該下部 電極在半導體基板上，該介電質層在下部電極上，而該上 部電極在介電質層上。上部電極包括一金屬層與— 層，該金屬層在介電質上，而該SlNxGex層在金屬層上。在 一些實施例中，SiNxGex層包括一摻雜多晶（亦即多結晶） Sii_xGex 層。 依據本發明的其它實施例，藉在半導體基板上形成電容 器下部電極，製造出半導體裝置的電容器。接著，在下部 兒極上形成介電質層。金屬層與SiixGex層依序堆疊到下部 電極上’以形成包括金屬層的上部電極。 因此，依據依據本發明一些實施例的電容器之上部電極 匕括Sii_xGex層。依據實驗結果，在小於或約等於低 溫的啟動狀態下，或是在小於或約等於55〇〇C的低溫下啟 動讓n型摻雜多晶8丨1^〇6\層能沉積到金屬層或介電質層 92373 200425470 上所以’與可以在大於6 0 0 °C高溫下進行的傳統電容器處 理比較起來’可以降低η型摻雜多晶Sii x(}ex層的漏電流。 發明的詳細說明 現在將參閱圖式藉以更加完全的說明本發明内容，其中 顯示出本發明的實施例。然而，本發明可以用許多不同的 方式來實現，而且本發明不應被解釋成受限於在此所提出 的實施例。而是，這些實施例都是要讓其内容貫通與完整， 並將完全的表達出本發明的範圍給熟知該技術領之人士。 在圖式中，薄層與區域的尺寸大小以及相對尺寸大小可以 為了方便起見而做誇大的表示。在全篇說明書中相類似的 參考數號是指相類似的單元。 要了解的是，當像薄層、區域或基板的單元是指在另一 單元之，’上”時，是可以直接在該單元上或者也可以出現穿 插的單元。此外，比如”下部"或"上部"的相對用詞在此可以 用來說明一薄層或區域相對於基板或基底層中另一薄層或 區域之間的關#’如圖式中所示。要了解的是，這些用詞 都是要包含除了圖式中所畫出的向位以外，還有該裝置的 不同向位。最後’ ”直接，，的用詞是指沒有穿插的單元。如 同在此所使用到的，'，及/或”的用詞是包括_個或多個列出 項目中的任何一個以及所有的組合。 要了解的是’雖然這些用詞再次被用過第—次、第二欠 等等以說明不同的實施例、單元、組件、區域、薄芦及/或 區段，但是這些實施例、單元、組件、區域、薄層及/或區 段都不應該被這些用詞限定住。這些用詞只是用來將某一
92373 -UK 200425470 實施例、單元、組件、區域、薄層及/或區段與另一區域、 薄層或區段區別開。因&，以下所說明的第一實施例、區 域、薄層或區段都可以稱作第二實施例、區域、薄層或區 段，而且相類似的，在不偏離本發明所教導的内容下，第 二實施例、區域、薄層或區段是可以稱作第一實施例、區 域、薄層或區段。 【實施方式】 第一實施例 圖2至圖7是顯示出依據本發明第一實施例之電容器以及 其製造方法的剖示圖。依據本發明第一實施例的電容器是 MIS電谷裔，包括一下部電極與一上部電極，該下部電極是 用摻雜多晶矽層來形成，而上部電極是用TiN層以及η型或p 型摻雜多晶SiNxGex層來形成。 芩閱圖2，在半導體基板1 〇〇上形成下部絕緣層丨丨〇。然 後’對下部絕緣層1 1 〇進行餘刻處理，而且在半導體基板1⑻ 的雜質區105上形成複數個接觸塞柱115。在接觸塞柱115以 及下部絕緣層11 0上形成用氮化石夕做成的姓刻阻止層1 2〇。 然後’填删石夕酸玻璃（BPSG)、填石夕酸玻璃（PSG)、電漿強化 (PE)-正矽酸乙酯（TE0S)及/或高密度電漿（11〇1))_氧化物被 沉積到蝕刻阻止層120上，讓成形氧化物層13〇形成。 接著，如圖3所示，對成形氧化物層1 3 〇進行蝕刻處理， 直到敍刻阻止層120的頂部表面曝露出來為止，讓成形氧化 物層圖案1 3〇a形成。此時，蝕刻阻止層12〇保護下部絕緣層 11〇，讓下部絕緣層110免受實際的蝕刻處理。接著，進行 92373 -11 - 200425470 敍刻處理，只去除掉已曝露出來的钱刻阻止層12〇’形成孔 洞135’穿過該孔洞135會曝露出接觸塞柱⑴以及在接觸塞 柱115周圍的下部絕緣層11〇的頂部表面。敍刻阻止層圖案 120a會留在成形氧化物層圖案13—下部部分上。 參閱圖4，形成捧雜多晶石夕層14〇 ,其厚度不會完全填滿 ^同135。摻雜多晶石夕層⑽是當作電容器之下部電極用的 薄層’而且可以使用具良好覆蓋率的cvd或原子層沉積 (ALD)來形成。例如’使用Lp cVD，將多晶石夕沉積在中間 結構上，而孔洞135則形成於射間結構内。然後，為了增 加電阻係數’在多晶石夕上進行PH3摻雜，讓該多晶石夕是_ 換雜多晶。 參閱圖5,比如摻雜矽酸玻璃(USG)層的上蓋層⑷，具有 良好的填縫特性，被沉積到摻雜多晶梦層i4Q上，藉以將孔 洞135埋植起來1著，❹賴或化學機械研磨（cMp)法 將上蓋層⑷與摻雜多晶石夕層14〇去除掉，直到成形氧化物 層圖案13Ga的頂部表面曝露出來為止（在圖式中，虛線的上 部部分會被去除掉），以形成獨立圓柱型電容器的下部電極 140a 〇 接著，如圖6所示，使用濕蝕刻法來去除掉上蓋層i45與 成形氧化物層圖案l30a，以曝露出下部電極14(^的表面。 然後，在遠離基板100的下部電極14(^上形成介電質層 150。在形成介電質層15〇之前，便先對下部電極14以的表 面進行電漿氮化處理或使用NH3氣的熱氮化處理。結果，具 有厚度10-20 A的氮化矽層可以在下部電極14〇a的表面上形 92373 -12 - 200425470 :二會降低或防止下部電極I4°a與介電質層15。之間發生 合可以謂02層、AO3層、或A03纖複 t；,；5〇 以保持到低二:CT’介電質層_^ 勢。在沉藉一?1 ALD對於電容器處理具有優 声150進1、;ί電質層15G後，可以進—步的進行對介電質 == 進订處理步驟，使得救電質層⑼的電氣特性可以獲 〇。例如’可以對中間結構進行臭氧⑴3)處理、在含 =或氮氣之氣體下的電聚處理、及/或在含氧氣或氮氣之 亂體下的熱處理’其中介電質層⑼已在該中間層内形成。 接著’如圖7所示，在遠離下部電極_的介電質層⑼ 上形成上部電極i 6 〇。此時，τ工N層i5 2與n型或p型換雜曰多晶 suum依序沉積到介電質層15〇上，以形成上部電極 160 〇 首先’可以使用C VD、ALD及/或金屬有機c VD_ c VD) 法來形成T_152。可以形成WN、TaN、Cu、Aiat·, 而非TiN層152。而且，可以用如pt、Ir、汕、灿、⑽及/ 或Pd的貴重金屬、貴重金屬氧化物層及/或如τ請、
TlN/TaN及/或WN/W的數個金屬層的複合層來形成ΤιΝ層 152。可以使用這些材料以及薄層的組合(包括次等組合)。 薄層的沉積溫度可以低於5〇〇。 接著，在TiN層152上形成n型或p型摻雜多晶層 154。可以藉原處的摻雜雜質來形成摻雜多晶Sii_xGex層 92373 -13- 200425470 154。為此，向溫爐型的設備、單一晶圓型的設備及/或迷 你批次的設備都可以用來進行LPCVD，例如處理25片晶圓 的。又備在’儿積出多晶Si^xGex層後，除了原處摻雜以外， 還可以進行二步驟的雜質摻雜處理。 在一些貝施例中’多晶Si!-xGex層是在低於或大約550°C 的溫度下、或是低於或等於55(rc的溫度下形成，例如在約 400-550 C的溫度下，而在一些實施例中，是在約43〇。〇的 度下，使用如SiHc Si2HG及/或SiH2Cl2的矽烷基基質之氣 體以及如GeH4及/或（^匕的氣體來當作來源氣體。可以用非 曰曰貝狀恶來形成Si，而且可以在啟動熱處理期間接 者被多結晶化。另一方式是，ΑΧ%層可以被多結晶化並 重新啟動。然而，既然Sii xGex層是沉積在結晶的丁⑴層 上，所以Si1，xGex層會變成結晶狀，除非siixGex層的沉積溫 度太低。依據本發明一些實施例的實驗結果，即使是在約 425°C的溫度下，例如在42(Γ(^，311^層都會變成結晶 狀，使付可以不需要熱處理。當Sii xGex層是非晶質狀態 時，SiNxGex層的沉積溫度可降低到小於或大約4〇(Γ(：，例 如約350-400^，而SlNxGex層的熱處理溫度可以降低到小於 或大約500°C，例如約400-500°C。 可以藉沉積出SiNxGex層以及藉原處的摻雜p&/4As，來 形成η型摻雜多晶311_山^層。可以藉摻雜B來形成p型摻雜 多晶S1UxGej。BCh及/或B^6都可以用來當作6摻雜來 源。既然在SiNxGex層上進行雜質摻雜處理以降低電阻係 數，所以摻雜濃度可以藉考慮目標t阻係數來決定。例如'、 92373 -14- n:雜質的摻雜濃度，比如P或As，是3xl0、m3，而p型雜 、/錶哏度，比如B ’可以是大於或大約丨X1 〇2 w。如 果η型摻雜& s ^ ”曰曰SlNxGex層的沉積溫度是約低於400°c，則可 =進仃熱處理’然後可以啟動摻雜雜質H㈣捧雜多 ::〜Gex層的熱處理溫度可以約低於55(rc。如此，在本 為明的—些實施例中’包括下部電極刚、介電質層1触 上部電極⑽的電容器⑽可以在約小於55(rc的低溫下製 可以大約為〇·Κχ5〇·9。在這-插砵^_ 牡绝一種情形中，於一些實施例内， 組合比例是0·15χ€0·6。尤J:在一此丨丄丄 ，、在些貫施例中，在ρ型雜質濃 在此二可以藉氣體流率比例來調整_Ge的組纟比例x。 在-些實施例中。該組合比例可以不受限於特定範圍。铁 而在一些實施例中，可以用雜質濃度來設計組合比例，使 得工作函數變成某一數值’其中至少有一空乏層不會形 成。例如，在使用上述如型雜質濃度時，、组合比例可以大 約為0.05^0.9。在使用上述的P型雜質濃度時，組合比例 度時，組合比例可以調整成約㈣.5β組合比例可以在考虞 到電阻係、數、沉積速率、形態學表面、沉積溫度及/或其它 參數下來設計。 既然SiuGex層的炫點比石夕的溶點還低，所以比如沉積、 結晶化、晶胞成長以及雜質啟動的物理現象都會在比矽還 低的溫度下發生。使用該特性，可以將摻雜多晶Α Χ%層 應用到上部電極，而不是多。曰石々，你a。· 夕日日矽，使得S1UxGex層的溫度被 降低到小於或大約為爾，而且可以降低㈣電容器的漏 92373 -15- 200425470 電流。 弟一貫施例 圖8是顯示出依據本發明第二實施例電容器與其製造方 、i示圖。對於圖8中相同於第一實施例的单元’使用圖 1至圖7中的相同參考數號，在此將省略掉重複的說明。第 一貫施例在說明依據本發明的摻雜多晶Sli_xGex層是如何 被應用到MIM電容器上。 電各器290包括下部電極24〇a與上部電極16〇，該下部電 極24〇a是用金屬形成，而上部電極160包括TiN層152與11型 或P型摻雜多晶154。如同在第一實施例中，使用 CVD、ALE^M〇 cvc^TiN、WN、TaN、以及/或…層沉 積到成形氧化物層圖案上，並且進行平坦化處理，以形成 下4電極2術。而且，可以用如pt、Ir、Ru、Rh、⑴及/或 Pd的貝重金屬、貴重金屬氧化物層、及/或如TiN/w、TiN/TaN 及/或WN/W的多層金屬層來形成下部電極24〇&。當這些金 屬層給下部電極240a用時，Hf〇2/Al2〇3層、SrTi〇3層及/或 (以，&)Τΐ0層與Hf〇2層、Al2〇3層及/或Al2〇3/Hf〇2層的複合 層可以給介電質層250用。 如同在第一貫施例中’將摻雜多晶層ι54加到 MIM電谷态290的上部電極，而不是用多晶矽層，該MIM電 务為290具有上述的結構，使得Sii xGex層的溫度可以降低 到小於或大約500°C。 第二實施例 圖9疋顯不出依據本發明第三實施例電容器與其製造方 92373 • 16 - 200425470 法的剖示圖。對於圖9中相同於第一與第二實施例的單元， 使用圖1至圖8中的相同參考數號，纟此將省略#重複的說 明。 士圖9所示上σ卩電極是用單一層來形成，亦即n型或 P型掺雜多晶SihGe』。在一些實施例中，n型或p型摻雜 多晶SibxGex層的x範圍為〇kxs〇.6。 此時，金屬層可以給電容器39〇的下部電極24(^用。如同 在第一貝施例中所說明的’該金屬層可以用WN、TaN、Cu、 A1及/或w以及™、如Pt、Ir、Ru、Rh、0s及/或Pd的貴重 金屬、貴重金屬氧化物層、及/或如TiN/w、TiN/TaN&/4 WN/W的複合層來形成。 本發明更加詳細的實施例將在以下特定實驗實例中說 明。其中未說明到的内容可以被熟知該技術的人士推論出 來，因此將省略掉其說明。此外，以下的實驗實例並不是 要用來限定本發明。 實驗實例1 依據本發明一些實施例，為了使用多晶以“^^層來當作 電谷器的上部電極，所以使用單一晶圓型設備，在溫度5〇〇 c下以及在壓力275 1〇„下，於矽晶圓上沉積出多晶 層，同時進行原處P掺雜處理。用义札與^札當作來源氣 體’而多晶SihGex層是沉積到矽晶圓上約4-5分鐘，用氫氣 或氮氣稀釋到10%以改變SiH4、GeH4流（在此用1〇。/〇 GeH4來 仏€) ’並提供該SiH4、GeH4流。p摻雜濃度是3xl02Q/cm3， 而最後結構的η型摻雜多晶Sil xGex層是不需要熱處理。 92373 -17- 200425470 S 〇疋原處η型摻雜多晶sihGexi GeH4流對電阻係數的 曲線圖。水平軸代表1〇%GeH4:SlH4的流率，而垂直軸代表 電阻係數。如圖10所示，η型掺雜多晶SlNxGex的電阻係數 會被GeH4流降低。從圖1〇的電阻係數中可以了解到的是， 在沉積期間同時被啟動的原處11型摻雜多晶Si^Gex是用上 述溫度500 C以及壓力275 torr的沉積條件來形成。 因此，不像傳統製造電容器的方法，使用溫度5〇(rc以及 壓力275 ton*的沉積條件並且以以札與GeHU當作來源氣體 時，在本發明的一些實施例中可以省略掉啟動以及後續的 熱處理。既然讓矽狀態可以從非晶質改變成多結晶的溫度 會依據壓力的下降而降低，所以當使用逑你批次（約4 t〇rr) 或具有比單一晶圓型設備還低之壓力的高溫爐型LP CVD. 設備（約小於1 torr)時，原處n型摻雜多晶sii xGex的沉積可 以在更低的溫度下進行。 實驗實例2 圓柱型下部電極是用ALD的多晶石夕層來形成。然後，進 行PH3摻雜處理，使得該多晶矽層變成摻雜多晶矽。對摻雜 多晶矽的下部電極，在790°C下用RF功率300W進行20秒鐘 的NH3氣體的電衆氮化處理，形成厚度16A的氮化石夕層。使 用稱作TEMAH的[Hf(NEtMe)4]，並以〇3當作來源氣體，在 300°C下經由使用Ar氣泡的ALD，形成厚度45人的Hf02層當 作氮化矽層上的介電質層。 接著，於450°C下使用ALD，在Hf02層上形成TiN層。TiCl4 與NH3是當作來源氣體用，而沉積溫度不會超過5〇〇°c。原 92373 -18 - 200425470
處心接4多晶Sll'xGex層是在以下的條件下被堆疊到TiN 層上，形成包括TlN層與原處n型摻雜多晶5ΐι·χ(^χ層的上部 電極。 使用單—晶圓型設備，在470°c以及275 torr壓力下，將 多晶叫·χ^χ層沉積到TlN層上，進行濃度3xi〇2G/cm3的原處 P摻雜處理。仙4與GeIi4都當作來源氣體用，並藉二步驟的 晶種處理與主要沉積處理來進行沉積處理。 在晶種處理步驟中，在沒有GeH4下以50sccm的流動率供 應^札，歷時50秒。此時，當作p摻雜來源的丨％稀釋此 祐示為1/〇ΡΗ3)疋以6 seem的流動率來供應。當作承載氣體
SiH4流增加80
的A流是9〇〇〇 sccm。在主要沉積步驟中 seem ’而1〇% GeH4是以24〇 “⑽的流動率來供應。使用晶 種處理步驟中相同的ph3#N2流。主要沉積步驟所花的時間 約為110秒鐘。此時，x約為〇·2。使用氫氣或氮氣來稀釋p氏
與3出4。最後結構的η型摻雜多晶Sii xGex層並不進行熱處 理。 圖11疋依據本發明一些實施例製造之電容器的電壓對漏 電流曲線圖。圖11所示的漏電流是比圖i的(b)所示的漏電流 還要大很多，並且幾乎類似於圖i的⑷所示。Tqx的量測值 為20.5A ,類似於圖1的0)。因此在沒有熱處理下，得到具 有上部電極特性的η型摻雜多晶Sii xGex層。 也可以使用LPCVD高溫爐，在47(rc與壓力〇45 t〇rr下進 行65分鐘，沉積出原處P摻雜多晶SlixGex層來得到這種結 果0 92373 -19- 200425470 貧驗貫例3 在類似於貫驗實例2的那此條件 Hfo , „. —料下製造電容ϋ。藉改變
Hf〇2層的沉積條件，得到不同的τ〇χ社 ^ Λ 4t M yk ^ 、D果。為了比較該結果 以及依據本發明一些實施例 如圖1的（b)中所示，在 600 C下進行30分鐘的熱處理， 衣k出使用雙層的TiN層盥η 型4雜多晶矽層的電容器，該 ” 又層的丁1Ν層與η型摻雜多晶 矽層疋當作上部電極用。 圖12是依據本發明製造之電容器在1.2V下Τοχ對漏電流 的曲線圖。圖12的虛線是依據本發明一些實施例電容哭的 結果’而圖12的實線是圖i的⑻中所示傳統電容器的結果。 2圖12所示’即使是在相同的—條件下，依據本發明一 些貫施例的電容器的漏電流都小於傳統電容器的漏電流。 此外，在相同的漏電流條件下，依據本發明一些實施例電 容器的Tox是小於傳統電容器的τ〇χ。因此，依據本發明一 二貫施例的電谷器的漏電流以及Τ〇χ是小於傳統的電容 器，使得具有所需特性的電容器能被製造出來。 實驗實例4 為了使用原處p型摻雜多晶SiixGex層來當作依據本發明 一些貫施例電谷器的上部電極，所以形成原處P型摻雜多晶 。經由使用高溫爐型設備的lPcvD，在壓力約低 於1 torr而溫度為425。(：下，在介電質層上沉積出多晶 SiUxGex層’同時進行原處b摻雜處理，藉以形成原處p型摻 雜多晶Si^Gej。此時，以扎與GeH4都是當作來源氣體， 而且BCU是當作B摻雜氣體，摻雜濃度約ixi〇21/cm3。多晶 92373 -20-
20042^4 /U
SiuGh層的x約為〇.2盥 的組成。為了將… 即得到Sl〇8Ge°.2與Sl05Ge。5 t, r值，，°^、D果與依據本發明一些實施例的結果作 比較，傳統的11型摻雜多晶 人★無 1UxGex層可以在530°c下沉積到 "龟貝層上。用PH來去 3 水田作來源氣體，摻雜濃度約 3x10 /cm3。對於 p、v 接 ^ ^ 、/積的原處P型摻雜多晶與11 型払雜多晶石夕層並不進行 動熱處理。這些薄層的實驗停 件與評估資料摘要於表丨中。 條 表1 ---—---- 原處P型摻雜多晶 Si〇.8Ge〇2 層 原處P型摻雜多晶 Si〇.5Ge05 層 η型摻雜多晶 Sii_xGe# 沉積設備 沉積溫度(°c) 最大表面電阻（Ω/ 方塊） LP CVD高溫爐型· 設備 LP CVD ^ 設備
LP CVD高溫爐型 設備 即使是在比依據本發明一些實施例原處？型摻雜多 Si!-xGex層的溫度還高105它溫度下沉積出傳統的η型摻縣 多晶矽層，表面電阻還是會高到超過量測的極限。相對的 依據本發明一些實施例的原處Ρ型摻雜多晶SiG 8Ge〇 2層輿 原處p型摻雜多晶Si〇.5Ge〇.5層都顯示出較低的表面電阻。尤 其’即使具較多含量Ge之SiwGew層會在425t的低溫下沉 積出來且沒有經過熱處理，表電電阻約為丨Ω /方塊，而 使得Sio.sGeQ」層適合當作電容器的上部電極。 92373 -21 - 200425470 實驗實例5
為了使用TiN層來作依據本發明一些實施例電容器的上 部電極，所以TiN層被沉積到介電質層上。然後，在TiN層 上沉積出多晶Si 1 _xGex層，同時進行原處B摻雜處理，以形 成原處p型摻雜多晶Si^xGex層。使用高溫爐型設備之LP CVD，在壓力約低於1 torr且溫度425°C下，沉積出多晶 Si^〇6\層。其它條件都相同於實驗實例4的條件。差別只 有原處p型摻雜多晶SiNxGex層是在TiN層上形成，而不是在 介電質層上形成。為了將該結果與依據本發明一些實施例 的結果作比較，傳統的η型摻雜多晶矽層是在530°C下沉積 到TiN層上。對於依據本發明一些實施例的原處p型摻雜多 晶SiNxGex層並不進進行啟動熱處理，而且在某些條件下， 會對傳統η型摻雜多晶矽層進行啟動熱處理。這些薄層的實 驗條件與評估資料摘要於表2中。
表2
TiN層/η型摻雜多晶矽層 TiN層/原處p 型推·雜多晶 Si〇.8Ge0.2 層 TiN層/原處p型摻 雜多晶 Si〇.5Ge〇.5 層 沉積設備 LPCVD高溫爐型設備 LPCVD 高 溫爐型設備 LPCVD高溫爐 型設備 沉積溫度(°c) 530 425 425 沉積速率(A/min) 10 19 27 沉積時間(min) 180 94 66 啟動熱處理 X 550〇C 30 min 580〇C 30 min 600°C 30 min X X 最大表面電阻(Ω/方塊） 100.5 99.6 74.2 32.8 137.9 61.9 最小表面電阻(Ω/方塊） 79.8 99.6 71 31.1 112.7 57.0 表面電阻(Ω/方塊） 89.5 87.3 72.4 31.9 128.0 59.8 92373 -22- 200425470 如^所示’ SlG8GeG.2的沉積速率是在19 A/麵下做評 估，而S1〇.5Ge0.5的沉積速率是評估為27A/min。目此，為了 得到具有厚度約刪A的薄層〜2的沉積時間約為 66刀‘。既然傳統摻雜多晶矽的沉積速率約為μα—， 所以需要約Π0分鐘來得到具類似厚度的薄層。所以，依據 本發明-些實施例使用p型摻雜多晶礼為層來當作上部 電極，讓處理時間縮短。 此外’可㈣表面電阻評估結果巾得知，即使依據本發 明一些實施例的叫為.5沒有經過啟動處理或舞處理，可 以得到類似於在58代下進行⑽鐘或鮮c下進行1〇分鐘 熱處理的傳統摻雜多晶料結果。因此依據本發明一此實 施例，即使沉積溫度是425t，都可關時進行沉積處理與 啟動處理。結果’可以在比傳統摻雜多 度下’一多晶一進行處理。因此依據IS 明-些實施例’ p型摻雜多晶礼為層可以在低溫下於短 時間内沉積出來，而使得電容器上的熱負擔降低。 實驗實例6 圖13是顯示出以上述方式沉積之原處p型摻雜多晶 S1〇.sGeQ.2層與晶SiG 5GeG 5層經過啟動熱處理時的電阻變化 曲線圖。圖13的水平轴代表啟動熱處理，而圖叫垂直軸 代表表面電阻…代表沉積狀態，而f代表在53(rc下進行 30分鐘啟動熱處理的情形。如圖13所示，在具較少量&之 原處P型摻雜多晶SiuGeo.2層的沉積狀態下的表面電阻約 為120Ω /方塊，而在具較多量&之原處p型摻雜 ^ 日日 92373 -23- 200425470
Si〇,5Ge〇 5層的沉積狀能下沾主工不 一 冑狀心下的表面電阻約為60Ω/方塊。所以 已經評估出來’ Ge量愈多，則表面電阻侖大。 經啟動熱處理後，原處P型摻雜多晶81為2層的表面電 阻被降低_方塊。然而，原處p型推雜多晶叫秦層 的表面電阻只被稍微的降低而已。因此，即使是在下 沉積出原處p型摻雜多曰w105Geo5層，原處p型推雜多晶 SiwGec.5層也可以具有類似於經啟動處理與熱處理過後的 原處P型摻雜多晶Sl—的表面電阻。可以評估出來， 二種沉積與啟動處理都可以在低溫下達成。 圖14是顯示出依據本發明一些實施例在425。〇下沉積到 ;丨私質層上以及在530°C下經30分鐘熱處理過的原處p型摻 雜夕曰曰SiuGeo.2與多晶si0.5Ge0.5之掃描式電子顯微鏡 (SEM)照片。圖14中的⑷與（b)分別代表原處p型摻雜多晶 Sl〇.8Ge〇.2的表面與剖面。圖14中的（〇)與（d)分別代表原處p 型摻雜多晶Si〇.5Ge〇.5的表面與剖面。如圖14所示，原處卩型 摻雜多晶SiuGeu與多晶Sl〇5Ge〇5都具有良好的表面形態 學’尤其是原處p型摻雜多晶Si0 5Ge〇.5具有更加良好的表面 形怨學。 依據本發明的一些實施例，將如TiN層的金屬層以及摻雜 多晶SiUxGex層堆疊在一起，藉以形成上部電極。在一些實 施例中’可以在低於或大約55(rc低溫的啟動狀態下沉積出 捧雜多晶SihGex層，或是在低於或大約550°C的溫度下啟 動摻雜多晶，使得與大於600°C高溫下進行的電 容器處理比較起來，可以讓漏電流降低。 92373 -24- 200425470 在圖式與說明内容中，已 然使用特定的項目，但是它 方式來使用而非限定的目的 請專利範圍中被提出來。 【圖式簡單說明】 經揭示出本發明的實施例，雖 們都只是以一般性且說明性的 ’本發明的範圍是在以下的申 ，顯示出因傳統金屬-絕緣 矽層上所進行之啟動熱處 圖1是電壓對漏電流的曲線圖 體-半導體（MIS)電容器摻雜吝曰 ^ 曰曰 理而造成的漏電流增加； 圖2至圖7是顯示出依據本發明第一實施例的顺電容器 以及其製造方法的剖示圖； 圖8是顯示出依據本發明第二實施例的金屬'絕緣體-金屬 (MIM)電容器的剖示圖； 圖9疋顯不出依據本發明第三實施例的金屬-絕緣體-金屬 (MIM)電容器的剖示圖； 圖1〇疋原處η型摻雜多晶Sii_xGex層對電阻係數之^^流 的曲線圖； ，、圖疋依據本發明一些實施例所製造之MIS電容器的電 壓對漏電流的曲線圖； 圖12是傳統MIS電容器與依據本發明一些實施例之MIS 電容器中丁 ox對漏電流的曲線圖； 圖1 3是顯不出依據本發明一些實施例當啟動熱處理在原 處P型換雜多晶Sl"Ge〇.2與多晶Sl0.5Ge0.5上進行時電阻變化 的曲線圖’其中P型摻雜多晶Sio.sGe"與多晶Si〇.5Ge().5是沉 積在介電質層上；以及 92373 -25 - 200425470 圖14是顯示出依據本發明一些實施例在425°C下沉積到 (SEM)照片 ”質日層上以及在53()。。下經3。分鐘熱處理過的原處p型換 亦隹夕日日s1〇.8Ge〇 2與多日曰日Si〇咖〇5之掃描式電子顯微鏡 圖式代表符號說明】 100 半導體基板 105 雜質區 110 下部絕緣層 115 接觸塞柱 120 蝕刻阻止層 120a 钱刻阻止層圖案 130 成形氧化物層 1 3〇a 成形氧化物層圖案 135 孔洞 140 摻雜多晶矽層 140a 下部電極 145 上蓋層 150 介電質層 152 TiN層 154 摻雜多晶SihGex層 160 上部電極 190 電容器 240a 下部電極 250 介電質層 92373 -26- 200425470 290 電容器 360 上部電極 390 電容器
92373 -27-

Claims (1)

  1. 200425470 拾、申請專利範圍： 種半導體裝置的電容器，該電容器包括： -：容器下部電極，在—半導體基板上； "電貝層，在該下部電極上，遠離該半導體基板； 以及 一上部電極，在該介電質層上， 其中该上部電極包括一金屬層與一Μι』、層，該金屬 f是在該介電質層上且遠離該下部電極，而該SUL層 是在該介電質層上且遠離該介電質層。 2_如申請專利範圍第i項之電容器，其中該下部電極包括一 換雜多晶石夕層。 3·如申請專利範圍第2項之電容器，其中該介電質層包括一 Hf02層、一 Al2〇3 層及 / 或一 Al2〇3/Hf〇2 複合層。 4·如申請專利範圍第1項之電容器，其中該下部電極包括一 金屬層。 5. 如申請專利範圍第4項之電容器，其中該介電質層包括一 财〇2層、一八12〇3層、一Al2〇3/Hf〇2複合層、—Hf〇2/Ai2〇3 複合層 '一 SrTi03層及/或一（Ba，Sr)Ti03層。 6. 如申請專利範圍第丨項之電容器，其中該311七心層包括一 換雜多晶Si!_xGex層。 7. 如=請專利範圍第6項之電容器，其中該摻雜多晶SihG^ 層是用P或As進行摻雜處理。 8·如申請專利範圍第6項之電容器，其中該摻雜多晶Sii 層是用B進行摻雜處理。 92373 ZUU4ZM70 •如申凊專利範圍第8項之電衮@f 或等於ui〇W …、㈣雜濃度大於 10.如申請專利範圍第㈣之電容 11 士口 由▲主击 4 /、甲 x滿足 0.05SXS0.9 〇 •申明專利範圍第1項之電容哭，A BL I 口 舟平5玄上部電極的全屬 層包括TlN、WN、TaN、Cu 的五屬 屬虱化物及/或其組合。 、鱼 12·如申請專利範 包括nu 電谷為，其中該電容器下部電極 匕括一 0柱型電容器下部電極。 13, -種半導體裝置的電容器，該電容器包括： 一圓柱型電容器下部電極 金屬層； …在半導體基板上的 "電質層，在該圓柱型 丰審，其此 ㈤往i電“下部電極上’遠離該 平導體基板；以及 二為上部電極’在該介電質層上，遠離該圓柱型 電谷器下部電極。 14·如申請專利範圍第丨3項 貝之私谷為，其中該介電質層包括 一腳2層、—Al2〇3層、—从〇3/咖2複合層、一 Hf〇2/AI2〇3 複合層、一 SrTi〇3 層及 / 或—（Μ仰ο〕層。 Μ•如申請專利範圍第13項之電容器，其中該金屬層包括 T!N、WN、TaN、Cu、w、釗、貴重金屬、貴重金屬氧化 物及/或其組合。 .如申請專利範圍第13項之電容器，其中該叫批上部電 極包括一摻雜多晶Sii xGex上部電極。 17.-種製造半導體裝置之電容器的方法，該方法包括： 92373 -2- 18. 在：半導體基板上’形成一電容器下部電極; 在該下部電極上’形成一介電質層；以及 在該介電質層上依序堆疊出 以形成一包括該金屬層與Sih 如申請專利範圍第17項之方法 摻雜多晶SiNxGej。 金屬層與一 ’ 的上部電極。 ’其中該Si1-xGex層包括一 19·如申請專利範圍第18項 # 万沄其中該摻雜多晶Sii-xGex 層是藉用P或As來摻雜到Si“Gex層而形成。 2〇·如申請專利範圍第18項之方法，其中該摻雜多晶Sll-xGex 層是藉用B來摻雜到Sil_xGex層而形成。 η.如申請專利範圍第18項之方法，其中該摻雜多晶叫爲 層是在進行雜質摻雜處理時，同時藉沉積出 來形成。 22.如:請專利範圍第18項之方法，其中該推雜多晶 層是被沉積出來並同時被啟動處理。 23·如申4專利範圍第22項之方法，其中該Sii xGex是在約35〇 C至約550 C之間的溫度下被沉積出來，並同時被啟動處 理。 女申明專利範圍第18項之方法，其中該摻雜多晶sihGex 層疋被沉積出來，然後進行啟動處理以及熱處理。 25.如申請專利範圍第24項之方法，其中該啟動處理以及熱 處理是在約400°C至約5501之間的溫度下進行。 26·如申請專利範圍第17項之方法，其中該上部電極的金屬 層包括TiN、WN、TaN、Cu、W、A卜貴重金屬、貴重金 92373 200425470 屬氧化物及/或其組合。 27. 如申請專利範圍第17項之方法，其中該摻雜多晶SiNxGex 層是使用高溫爐型設備、單一晶圓型設備、及/或迷你批 次設備的低壓化學氣相沉積（LPCVD)來形成。 28. 如申請專利範圍第17項之方法，其中該下部電極包括一 金屬層。 29. —種製造半導體裝置之電容器的方法，該方法包括： 在一半導體基板上，形成一電容器下部電極； 在該下部電極上，形成一介電質層；以及 在約550 °C或更低溫度下，於該介電質層上形成一 SiNxGex 層。 30. 如申請專利範圍第29項之方法，進一步包括： 在約500°C或更低溫度下，對該進行熱處理。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4522916B2 (ja) * 2005-06-27 2010-08-11 東京エレクトロン株式会社 プラズマ窒化処理方法、制御プログラム、コンピュータ記憶媒体およびプラズマ処理装置
KR100618869B1 (ko) * 2004-10-22 2006-09-13 삼성전자주식회사 커패시터를 포함하는 반도체 소자 및 그 제조방법
JP2006210512A (ja) * 2005-01-26 2006-08-10 Toshiba Corp 半導体装置、及び、半導体装置の製造方法
KR100639219B1 (ko) * 2005-05-27 2006-10-30 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성방법
KR100634241B1 (ko) * 2005-05-30 2006-10-13 삼성전자주식회사 반도체 커패시터 및 그 제조 방법
JP2007067366A (ja) * 2005-08-05 2007-03-15 Elpida Memory Inc 半導体記憶装置の製造方法
KR100648860B1 (ko) * 2005-09-08 2006-11-24 주식회사 하이닉스반도체 유전막 및 그 형성방법과, 상기 유전막을 구비한 반도체메모리 소자 및 그 제조방법
KR100655691B1 (ko) * 2005-09-21 2006-12-08 삼성전자주식회사 커패시터 및 이의 제조 방법.
KR20080018685A (ko) * 2006-08-25 2008-02-28 삼성전자주식회사 반도체 배선 구조, 커패시터를 포함하는 반도체 소자 및 그제조방법
KR100796724B1 (ko) * 2006-09-05 2008-01-21 삼성전자주식회사 커패시터 및 이의 제조 방법
KR100877261B1 (ko) * 2007-07-23 2009-01-07 주식회사 동부하이텍 반도체 소자의 ｍｉｍ 커패시터 제조 방법
US8564094B2 (en) * 2009-09-09 2013-10-22 Micron Technology, Inc. Capacitors including at least two portions of a metal nitride material, methods of forming such structures, and semiconductor devices including such structures
JP2013089889A (ja) * 2011-10-21 2013-05-13 Elpida Memory Inc 半導体装置及びその製造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3120528B2 (ja) 1992-01-29 2000-12-25 日本電気株式会社 半導体装置
JP3450376B2 (ja) * 1993-06-12 2003-09-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5930106A (en) 1996-07-11 1999-07-27 Micron Technology, Inc. DRAM capacitors made from silicon-germanium and electrode-limited conduction dielectric films
DE19707977C1 (de) * 1997-02-27 1998-06-10 Siemens Ag Verfahren zur Herstellung eines Kondensators für eine Halbleiteranordnung
US6255159B1 (en) * 1997-07-14 2001-07-03 Micron Technology, Inc. Method to form hemispherical grained polysilicon
JPH11238863A (ja) * 1997-12-27 1999-08-31 Lg Semicon Co Ltd 半導体デバイスのキャパシタの製造方法
US6682970B1 (en) 1998-02-27 2004-01-27 Micron Technology, Inc. Capacitor/antifuse structure having a barrier-layer electrode and improved barrier layer
US6150706A (en) 1998-02-27 2000-11-21 Micron Technology, Inc. Capacitor/antifuse structure having a barrier-layer electrode and improved barrier layer
US6180480B1 (en) 1998-09-28 2001-01-30 International Business Machines Corporation Germanium or silicon-germanium deep trench fill by melt-flow process
JP2000286420A (ja) * 1999-03-30 2000-10-13 Canon Inc 絶縁ゲート型トランジスタの製造方法および絶縁ゲート型トランジスタ
KR20010017820A (ko) * 1999-08-14 2001-03-05 윤종용 반도체 소자 및 그 제조방법
US6348420B1 (en) * 1999-12-23 2002-02-19 Asm America, Inc. Situ dielectric stacks
US6507063B2 (en) * 2000-04-17 2003-01-14 International Business Machines Corporation Poly-poly/MOS capacitor having a gate encapsulating first electrode layer
US6441423B1 (en) 2000-05-31 2002-08-27 International Business Machines Corporation Trench capacitor with an intrinsically balanced field across the dielectric
US6440811B1 (en) 2000-12-21 2002-08-27 International Business Machines Corporation Method of fabricating a poly-poly capacitor with a SiGe BiCMOS integration scheme
JP2002203947A (ja) 2000-12-28 2002-07-19 Toshiba Corp 半導体装置とその製造方法
KR100402381B1 (ko) * 2001-02-09 2003-10-17 삼성전자주식회사 게르마늄 함유 폴리실리콘 게이트를 가지는 씨모스형반도체 장치 및 그 형성방법
US7026219B2 (en) * 2001-02-12 2006-04-11 Asm America, Inc. Integration of high k gate dielectric
US6511873B2 (en) * 2001-06-15 2003-01-28 International Business Machines Corporation High-dielectric constant insulators for FEOL capacitors
DE10142580B4 (de) * 2001-08-31 2006-07-13 Infineon Technologies Ag Verfahren zur Herstellung einer Grabenstrukturkondensatoreinrichtung
KR100415538B1 (ko) * 2001-09-14 2004-01-24 주식회사 하이닉스반도체 이중 유전막을 구비한 캐패시터 및 그 제조 방법

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