玖、發明說明： 【發明所屬之技術領域】 相關申請案 本發明係與被同時提出申請、被共同地讓與、申請案 號[代理人備審案件目錄號碼200206909]、名稱為用於選擇 在一記憶體陣列之内之記憶體細胞的方法和裝置的案件有 關。 發明領域 本發明大致有關於數位邏輯。更特別地，本發明係有 關於一種適用在記憶體位址解碼的低功率邏輯閘。 【先前技術；J 發明背景 電腦計算機裝置需要記憶體。記憶體可以包括唯讀記 憶體(ROM)或者隨機存取記憶體(RAM)。通常，記憶體包 括以行和列方式排列的記憶體細胞。該等個別的記憶體細 胞係透過典型地被稱為字線與位元線之行選擇線與列選擇 線的使用來被存取。 典型地，一電腦計算機裝置透過位址線來存取被儲存 於記憶體之記憶體細胞内的資料。每一個記憶體細胞具有 -個特定的位址，其允許該電腦計算機裝置存取被儲存於 母一個s己憶體細胞之内的資料。 一位址解碼器接收該等位址線，而且根據由該位址解 碼器所接收的一位址提供適當之字線與位元線的選擇。如 先前所述，該等字線與位元線提供該等記憶體細胞的選擇。 ROM裝置通常包栝一個由記憶體細胞形成的陣列。該 等記憶體細胞係典型地以行和列的方式排列。每一行通常 包括一條對應的字線’而每一列通常包括一條對應的位元 線。第1圖顯示一個由記憶體細胞110，120，130，140，150，160, 170,180,190形成的R〇M陣列及對應的字線(WL)與位元線 (BL)。該等ROM記憶體細胞110_190係被定位於該等字線與 該等位元線的交叉點，而每一個R〇M記憶體細胞uo-bo 通常儲存一個位元的資訊。 該等ROM記憶體細胞110_190包括用於把該等ROM記 憶體細胞110-190設定成至少兩個邏輯狀態中之一者的功 能性。每一個邏輯狀態表示一個位元的資訊。此外，該等 ROM記憶體細胞110-190包括用於感測該等ROM記憶體細 胞110-190中之每一者之邏輯狀態的功能性。 一個ROM細胞的邏輯狀態係能夠依據熔絲，或者反_ 熔絲ROM技術來被設定。一個ROM細胞的第一狀態能夠包 括一個在選擇該ROM細胞之位元線與字線之間的二極體連 接。一個ROM細胞的第二狀態能夠包括一個在選擇該R〇M 細胞之位元線與字線之間的”開路”連接（即，沒有連接）。這 些狀態兩者通常皆容易偵測。 第2圖顯示被包括於一典型位址解碼器之内的邏輯 閘。該位址解碼器包括習知的二極體-電阻器邏輯(DRL)解 碼。該解碼器接收位址線A[0]，A[1]，A[2]並且選擇一對應的 字線\\^1，\\^2，\\^3。每一條字線包括一個連接到一電源電 壓電位的電阻器210,211，212。如果該等位址線輸入中之任 一者係處於一低電麼位準的話’那麼該對應的字線 WL1，WL2，WL3係經由該對應的電阻器21〇,211，212及一對 應的串聯二極體來被下拉到一低電壓電位（不被選擇）。如果 所有之對應的位址線係處於一高電壓電位，而且該對應的 電阻器210,211，212係因為該等對應的串聯二極體皆不導通 電流而不導通電流的話，一字線係被選擇。 箭頭240,250描繪電流流過非選擇之字線的邏輯閘。從 第2圖可以見到的是，不導通電流之該位址解碼器之唯一的 上拉電阻器210,211，212是為對應於該被選擇之字線的該上 拉電阻器210。這樣對於大量由記憶體細胞形成的陣列來說 會是有問題的，因為大量由記憶體細胞形成的陣列需要报 多字線。由於除了該被選擇之字線之外的所有該等字線包 包括大量字線的一記憶體 括一個導通電流的上拉電阻器 細胞陣列消耗大量的電力。 具有一種消耗小量電力之邏輯閘的裝置和方法是很好 的。該邏輯閘適於併合到記憶體位址解碼器内是彳艮好的。 特別地，大量記憶體陣列的記憶體位址解碼器。 t發明内容】 發明概要 本發明包括-種消耗小量電力之邏輯閘的裝置及方 法。該邏輯閘係適於併合到記憶體位址解碼器内。 —本發明之第一實施例包括一邏輯閘，該邏輯 — 電荷保持裝置。—充電電路選擇地提供—預定: 電荷保持裝置。—邏輯_岐為在該電荷鱗 電荷的函數。言亥: 係電氣地連接到更包括數個輸入端。該數個輸入端 中之任-者是裝置以致於如果該數個輸入端 電荷係被改變 電壓電位的話，該電荷保持裝置的 本發明的另〜眘 器包括-電荷保卿置括—位址解碼11。該位址解碼 電荷給該電荷保持裝1二Γ電路選擇地提供一預定的 、 位址解碼器輸出是為在該電荷 保持裝置上之電荷的函激。兮 的山數该位址解碼器更包括數條位址 線。該數條位址線係電氣地連接到該電荷保持裝置以致於 如果該數條位址線巾之任-者是為—第—電壓電位的話， 該電荷保持裝置的電荷係被改變。 本發明之其他特徵和優點由於後面配合該等舉例描繪 本發明之原理之附圖的詳細說明而會變得清楚了解。 圖式簡單說明 第1圖顯示一記憶體細胞陣列。 圖顯示一典型記憶體陣列的位址解碼器邏輯。 第3圖顯示本發明之一實施例的邏輯閘 第4圖顯示表示第3圖之邏輯閘之不同點之電壓電位的 第5圖顯示本發明之另一實施例的邏輯閑。 第6圖顯示表示第5圖之邏輯閘之不同點之電麼電位的 〇 第7圖顯示本發明之一實施例的位址解碼器。 第8圖顯示本發明之另一實施例的位址解碼器。 第9圖顯示本發明之一實施例的記憶體陣列。 第10圖顯示本發明之一實施例的電腦計算系統。 較佳實施例之詳細說明 如在該等作為例證之目的之圖式中所示，本發明係被 具體表現於一種適用在一記憶體位址解碼器之内的低功率 邏輯閘。該記憶體位址解碼器提供在一個由記憶體細胞形 成之陣列之内之位址線的選擇。 為了處理原因，製造唯讀記憶體(ROM)積體電路以致 於像ROM之電晶體般的主動元件係與像電阻器、二極體、 電容器和電感器般之ROM的被動元件分開地處理會是彳艮好 的。這是能夠藉由製造該ROM如數個於其中主動元件係被 製造如與被動元件積體電路分開之積體電路的積體電路來 被達成。 包括先前所述之二極體記憶體元件的R 〇 Μ係能夠藉該 專§己憶體元件在一個與该ROM之主動元件分開的積體電路 上來被製成。在如此的一個配置中，由於選擇該等記憶體 元件之大量之字線和位元線的可能性，在作為記憶體元件 之相同之積體電路上包括該等位址解碼器會是有利的。因 此，該等位址解碼器應該包括被動元件而不是主動元件。 二極體電阻器邏輯係能夠被包括在被動元件位址解瑪器之 内。 第3圖顯不本發明之一實施例的邏輯閘3〇〇。通常，第3 圖的邏輯閘300係作用如一 AND閘。 電路一電荷保持裝置305。一充電 尾路係k擇地供應1荷給 在該電荷保持裝置305上之2保持裝置305。一個是為 (〇υτρυτ) # 電何之函數的邏輯閘輸出 (OUTPUT)係被提供。數 tmptttmw 〆 痴入(INPUTUNPUT2，···， INPUT_電氣地軸到 ^ ^ ^ X ^ 电何保持裝置305以致於如果 細固輸入中之任_者 vrrvm^^ ^ 弟一電壓電位（例如，
VD)的話，其中，VD 馮枳跨一順向偏壓串聯充電二 極體的電壓電位降，該夯雷 — 充電保持U305的電荷係被變化。 弟3圖僅匕括二個輸入 10 15 1 一應要了解的是，該邏輯閘300可 以接收任何數目的輪入。 第3圖的電荷保持裝置可以是為一個充電電容器撕。 就第3圖的實施例而言，該電容器305的充電係由-條把- 充電電曰曰體31〇打開的預先充電線(卿（1^尺证)起始。當 該充電電晶體310被打開時，—電源電壓vcc係經由一串聯 電阻器32G與—串聯充電二極體33G來電氣地連接到該充電 電容器305。 通常’該充電電容器305係被充電直到一個橫跨該充電 電容器305的電壓電位是為大約VCC-VD為止，其中，VD 是為橫跨該順向偏壓串聯充電二極體330的電壓電位。該預 20先充電係被定時間，即，該充電電晶體310係在該充電電容 器305業已被完全充電之後被關閉。 該充電電容器300的電荷係保持在該充電電容器300上 直到該等輸入(INPUT 1，INPUT2, · · ·，INPUTN)中之任一者包 括一個比打開一對應之邏輯二極體340,350,360所需之電壓 10 電位低的電壓電位為止。如果該等邏輯二極體34〇,35〇,360 中之任一者係打開的話，於該充電電容器上的電荷將會被 變化。與習知技術不同，這實施例包括一個與一上拉電阻 器（串聯電阻器320)串聯的逆向偏壓二極體（串聯充電二極 5 體330)。因此，這邏輯閘僅消耗瞬間電力。 該充電電路可以包括該充電電晶體310。該充電電晶體 是為一個可以被定位於一第一基體上的主動元件。餘下的 邏輯閘310，及連接該輸出（OUTPUT)的電路組件，係可以 被疋位於一苐二基體上。這提供把一個基體之主動元件與 10 另一個基體之被動元件隔離的優點。如將於稍後所述，一 單一充電電晶體係能夠被連接到數個邏輯閘。 第4圖顯示在運作期間第3圖之邏輯閘之電歷電位的波 形。該預先充電線(PRE-CHARGE)初始地是為高，把該充 電電晶體310(電晶體310係被顯示如一 p-通道電晶體）關 15 閉，其引致該充電電容器包括未知的電荷量。 第 4圖包括一 OUTPUT1，和一 OUTPUT2。OUTPUT1 表示當所有到該邏輯閘之輸入係處於高電壓電位時第3圖 之邏輯閘的OUTPUT。0UTPUT2表示當到該邏輯閘之該等 輸入中之至少一者係處於低電壓電位時第3圖之邏輯閘的 20 OUTPUT。 初始地，該預先充電線(PRE-CHARGE)係處於高電壓 電位。這係與該被”關閉”或不導通的充電電晶體310對應。 初始地，OUTPUT1和OUTPUT2皆處於未定義電壓電位(如 由第4圖上之網狀線所表示）。 11 200414223 當該預先充電線(PRE-CHARGE)於點410轉變成低電 壓電位時，由於該電容器305係因為該充電電晶體310被，，打 開”而被預先充電，該等輸出（〇UTPUTl，OUTPUT2)係初始 地轉變成高電壓電位（VCC-VD)。當該預先充電線 5 (PRE-CHARGE)保持在低電壓電位時，該等輸出（OUTPUT 1， OUTPUT2)係保持在高電壓電位。 當該預先充電線於點430轉變成高電壓電位時，該充電 電晶體310係再次被”關閉”。這時，該等輸出（qutputI， OUTPUT2)的電壓電位係相異地運作。該等輸出（outputI， 10 OUTPUT2)的電壓電位變成端視該等輸入（iNpUT1， INPUT2，INPUT3)的電壓電位而定。 OUTPUT1描繪的是，如果該等輸入全部係處於高電壓 電位的話，該邏輯閘的輸出係保持高，而所有該等對應的 輸入二極體340,350,360不導通電流。 15 〇UTPUT2描繪的是，如果到該邏輯閘之該等輸入中之 任一者係處於低電壓電位的話，該邏輯閘的輸出係轉變成 低電壓電位。如果該等輸入電壓電位是大約為零的話，該 低電壓電位是大約相等於VD。該轉變係被顯示於點42〇。 第5圖顯示本發明之另一實施例的邏輯閘漏。通常， 20第5圖的邏輯閘500係作用如一 〇R閘。 通常，該邏輯閘500包括一充電保持裝置5〇5。一充電 電路選擇地供應該充電保持裝置505 一電荷。一個是為在該 充電保持#置5G5上之電荷之函數的邏輯閘輸出（QUTpuT) 係被提供。數個輸入(INPUT1，INPUT2，· ·,ΐΝρυτΝ)係電氣 12 200414223 地連接到該充電保持裝置505以致於如果該數個輸入 (INPUT 1，INPUT2, · · · JNPUTN)中之任一者係在一第一電壓 電位(例如，VD)之上的話，該充電保持裝置5〇5的電荷係被 變化。第5圖僅包括三個輸入，但要了解的是，該邏輯閘5〇〇 5可以接收任何數目的輸入。 初始地，該邏輯閘5〇〇的充電電容器5〇5係經由一放電 電晶體510、一放電二極體530和一放電電阻器52〇來被放 電。當該預先充電線（PRE-CHARGE)係處於高電壓電位 時’該放電電晶體51〇被打開，其提供在該充電電容器5〇5 10上之任何電荷的放電路徑。在放電之後，該充電電容器5〇5 通常保持一電荷以致於該充電電容器5 〇 5的電壓電位是為 VD，其中，VD是為橫跨該放電二極體530的電壓降。 如果該等輸入(INPUT 1，INPUT2，INPUT3)中之任一者 係處於高電壓電位的話，那麼，該充電電容器係經由該等 15 串聯輸入二極體540,550,560中之一者來充電到高電壓電 位。如果該等輸入中之任一者係處於VCC的電壓電位的 話’該充電電容器係充電到VCC-VD。 與習知技術不同，這實施例包括輸入二極體，如果橫 跨該等輸入二極體的電壓電位係比一個二極體打開電壓電 20 位VD(典型地，在矽中0.6伏特）小的話，該等輸入二極體防 止電流流動。因此，這邏輯閘僅消耗瞬間電力。 第6圖顯示表示第5圖之邏輯閘之不同點之電壓電位的 波形。該預先充電線(PRE-CHARGE)初始地為低，而該充 電電容器包括未決定的電荷量。 13 第 6 圖包括一 OUTPUT1，和一 OUTPUT2。OUTPUT1 表示當到該邏輯閘的所有輸入係處於低電壓電位時第5圖 之邏輯閘的OUTPUT。0UTPUT2表示當到該邏輯閘之該等 輸入中之至少一者係處於高電壓電位時第5圖之邏輯閘的 OUTPUT。 初始地，該預先充電線(PRE-CHARGE)係處於低電壓 電位。這係與被”關閉”或者不導通的該充電電容器510對 應。OUTPUT1和OUTPUT2皆處於未定義的電壓電位(如由 第6圖上的網狀線所表示）。 當該預先充電線(PRE-CHARGE)於點610轉變成高電 壓電位時，由於該電容器305係因為該充電電晶體310被，，打 開”而被放電，該等輸出（0UTPUT1，0UTPUT2)係初始地轉 變成低電壓電位。當該預先充電線(PRE-CHARGE)維持在 高電壓電位時，該等輸出（OUTPUT 1 ,OUTPUT2)係維持在低 電壓電位。 當該預先充電線於點630轉變成低電壓電位時，該充電 電晶體510再次被’’關閉，，。於這點，該等輸出（QUTPUT1， OUTPUT2)的電壓位準係不同地運作。該等輸出（0UTPUT i， OUTPUT2)的電壓位準變成與該等輸入(INPUT1，INPUT2, INPUT3)的電壓位準無關。 OUTPUT1描繪的是，如果所有該等輸入係處於低電壓 電位，且所有對應之輸入二極體34〇,350,360係不導通電流 的話，該邏輯閘的輸出。 OUTPUT2描繪的是，如果到該邏輯閘之該等輸入中之 200414223 任者係處於低電壓電位的話，該邏輯閘的輸出係轉變成 南電壓電位。如果該等輸入電壓電位中之任一者係處於高 電壓電仇的話，該高電壓電位係大約相等於VCC-VD。該轉 變係被顯示於點420。 5 第7圖顯示本發明之一實施例的位址解碼器。通常，該 位址解瑪器包括很多個第3圖的邏輯閘。每一個邏輯閘係與 一對應的字線WL1，WL2，WL3結合。第7圖僅包括三條字 、線'然而’更多的字線係能夠被包括。 通韦’一次僅一條字線會包括一高電壓電位。具有高 10 電壓電位的該字線係對應於被選擇的記憶體細胞。所有其 他的字線包括低電壓電位。與習知技術不同，這實施例不 包括一上拉電阻器。因此，這邏輯閘僅消耗瞬間電力。 一第一位址解碼器邏輯閘提供該第一字線WL1的選 擇。如果所有該等位址線A[0]，A[1]，A[2]係處於高電壓電位 15的話，該第一字線WL1係被選擇。 如同先前所述之邏輯閘的情況一樣，字線選擇係藉由 把一充電電容器705充電來開始。該充電電容器705係藉由 選擇（施加一個大到足以打開充電電晶體710的電壓電位)該 PRE-CHARGE線來被充電。選擇該PRE-CHARGE線致使該 2〇 充電電容器705在電流流過該充電電晶體710、該充電電阻 器712和該充電二極體714時累積電荷。 在該充電電容器705業已被充電之後，該PRE-CHARGE 線會被解除選擇，允許一字線的選擇。通常，該充電電容 器705係被充電到VCC-VD的電壓電位。 15 200414223 如果所有位址線A[0]，A[1]，A[2]係處於一個沒有串聯 輸入二極體716,718,720被打開之足夠高的電壓電位的話， 該第一字線WL1係被選擇。即，沒有串聯輸入二極體 716,718,720導通任何電流。因此，該充電電容器705維持所 5 有其之電荷，而該第一字線WL1係被選擇。 如果該等位址線A[0]，A[1]，A[2]中之任一者具有一個 一二極體電壓降比該充電電容器705之電壓電位低的電壓 電位的話，該對應的串聯輸入二極體716,718,720將會導通 電流，而該充電電容器705將會透過該等對應的串聯輸入二 10 極體716,718,720來放電。這樣係與該未被選擇的字線WL1 對應。 一第二位址解碼器邏輯閘提供該第二字線WL2的選 擇。如果所有該等位址線A[0](反相），A[1]，A[2]係處於高電 壓電位的話，該第二字線WL2係被選擇。 15 與該等先前所述之邏輯閘的情況一樣，字線選擇係藉 由把一充電電容器725充電來開始。該充電電容器725係藉 由選擇（施加一電壓電位來打開充電電晶體730)該 PRE-CHARGE線來被充電。選擇該PRE-CHARGE線致使該 充電電容器725在電流流過該充電電晶體730、該充電電阻 20 器732和該充電二極體734時累積電荷。 如果所有位址線A[0](反相），A[1]，A[2]係處於一個沒有 串聯輸入二極體736,738,730被打開之足夠高的電壓電位的 話，該第二字線WL2係被選擇。即，沒有串聯輸入二極體 736,738,730導通任何電流。因此，該充電電容器725維持所 16 200414223 有其之電荷，而該第二字線WL2被選擇。 一第三位址解碼器邏輯閘提供該第三字線WL3的選 擇。如果所有該等位址線A[0]，A[1](反相），A[2]係處於高電 壓電位的話，該第三字線WL3係被選擇。 5 與先前所述的邏輯閘的情況一樣，字線選擇係藉由把 一充電電容器745充電來開始。該充電電容器745係藉由選 擇（施加一個大到足以打開充電電晶體75〇的電壓電位）該 PRE-CHARGE線來被充電。選擇該PRE-CHARGE線致使該 充電電容器745在電流流過該充電電晶體750、該充電電阻 10 器752和該充電二極體754時累積電荷。 如果所有位址線A[0]，A[1](反相），A[2]係處於一個沒有 串聯輸入二極體756,758,750被打開之足夠高的電壓電位的 話’該第三字線WL3係被選擇。即，沒有串聯輪入二極體 756,758,750導通任何電流。因此，該充電電容器745維持所 15有其之電荷，而該第三字線WL3被選擇。 如果該等位址線A[0]，A[1](反相），A[2]中之任一者具有 一個一二極體電壓降比該充電電容器745之電壓電位低的 電壓電位的話，該對應的串聯輸入二極體756,758,750將會 導通電流，而該充電電容器745將會透過該等對應的串聯輸 2〇 入二極體756,758,750來放電。這樣係與該未被選擇的字線 WL3對應。 在一字線選擇業已被作成之後，該等充電二極體 714,734,754提供在該被選擇之字線與所有未被選擇之字線 之間的隔離。 17 200414223 第7圖顯示該等充電電晶體71〇,73〇,75〇如分開的電晶 體。然而，通常，該等充電電晶體71〇,73〇,75〇實際上是為 一個提供所有該等充電電容器在同一時間之預先充電的單 一電晶體。這結構的好處是為，一個單一基體外電晶體 5 (single off-substrate tranSist〇r)(像該等被描述的充電電晶體 般）係能夠被使用來上拉整個被製作於一被動元件基體上 的ROM解碼器。一充電二極體防止一條被選擇的線由該等 未被選擇的線放電。 第8圖顯示本發明之另一實施例的位址解碼器。通常， 10該位址解碼器包括很多個第5圖的邏輯閘。每一個邏輯閘係 與一對應的字線結合。 每一個邏輯閘係與一對應的字線WL1，WL2，WL3結 合。第8圖僅包括三條字線。然而，更多的字線係能夠被包 括0 15 通常，一次僅一條字線會包括低電壓電位。具有該低 電壓電位的該字線係對應於被選擇的該記憶體細胞。所有 其他的字線包括高電壓電位。與習知技術不同，這實施例 不包括一上拉電阻器。因此，這邏輯閘僅消耗瞬間電力。 一第一位址解碼器提供該第一字線WL1的選擇。如果 2〇 所有該等位址線A[0]，A[1]，A[2]係處於低電壓電位的話，該 第一字線WL1係被選擇。 與先前所述之邏輯閘的情況一樣，字線選擇係藉由把 一充電電容器805放電來開始。該充電電容器805係藉由選 擇（施加一個大到足以打開充電電晶體810的電壓電位）該 18 200414223 PRE-CHARGE線來被放電。選擇該PRE-CHARGE線致使該 充電電容器805在電流流過該充電電晶體810、該充電電阻 器812與該充電二極體814時放電。 在該充電電容器805業已被放電之後，該PRE-CHARGE 5 線係能夠被解除選擇，允許一字線的選擇。通常，該充電 電容器805係被充電到VD的電壓電位。 如果所有位址線A[0]，A[1]，A[2]係處於一個沒有串聯 輸入二極體816,818,820被打開之足夠低的電壓電位的話， 該第一字線WL1係被選擇。即，沒有串聯輸入二極體 10 816,818,820導通任何電流。因此，該充電電容器805維持所 有其之電荷，而該第一字線WL1係被選擇。 如果該等位址線A[0]，A[1 ]，A[2]中之任一者具有一個 一二極體電壓降比該充電電容器805之電壓電位高的電壓 電位的話，該對應的串聯輸入二極體816,818,820將會導通 15 電流，而該充電電容器805將會透過該等對應的串聯輸入二 極體816,818,820來充電。這樣係與該未被選擇的字線WL1 對應。 一第二位址解碼器邏輯閘提供該第二字線WL2的選 擇。如果所有的位址線A[0；|(反相），A[1]，A[2]係處於低電壓 20電位的話，該第二字線WL2係被選擇。 與先前所述之邏輯閘的情況一樣，字線選擇係藉由把 一充電電容器825放電來開始。該充電電容器825係藉由選 擇（施加一個大到足以打開充電電晶體830的電壓電位）該 PRE-CHARGE線來被放電。選擇該pre-CHARGE線致使該 19 200414223 充電電容器825在電流流過該充電電晶體830、該充電電阻 器832與該充電二極體834時放電。 如果所有位址線A[0](反相），A[1]，A[2]係處於一個沒有 串聯輸入二極體836,838,830被打開之足夠低的電壓電位的 5話，該第二字線WL2係被選擇。即，沒有串聯輸入二極體 836,838,830導通任何電流。因此，該充電電容器825維持所 有其之電荷，而該第二字線WL2係被選擇。 如果該等位址線A[0](反相），A[1]，A[2]中之任一者具有 一個一二極體電壓降比該充電電容器825之電壓電位高的 10電壓電位的話，該對應的串聯輸入二極體836,838,830將會 導通電流，而該充電電容器825將會透過該等對應的串聯輸 入二極體836,838,830來充電。這樣係與該未被選擇的字線 WL2對應。 一第三位址解碼器邏輯閘提供該第三字線WL3的選 15 擇。如果所有的位址線A[0]，A[1](反相），A[2]係處於低電壓 電位的話，該第三字線WL3係被選擇。 如同該等先前所述之邏輯閘的情況一樣，字線選擇係 藉由把一充電電容器845放電來開始。該充電電容器845係 藉由選擇（施加一個大到足以打開充電電晶體850的電壓電 20 位)該PRE-CHARGE線來被放電。選擇該PRE-CHARGE線致 使該充電電容器845在電流流過該充電電晶體850、該充電 電阻器852與該充電二極體854時累積電荷。 如果所有位址線A[0]，A[1](反相），A[2]係處於一個沒有 串聯輸入二極體856,858,850被打開之足夠低的電壓電位的 20 200414223 話，該第三字線WL3係被選擇。即，沒有串聯輸入二極體 856,858,850導通任何電流。因此，該充電電容器845維持所 有其之電荷，而該第三字線WL3係被選擇。 如果該等位址線A[0]，A[1](反相），A[2]中之任一者具有 5 一個一二極體電壓降比該充電電容器845之電壓電位大的 電壓電位的話，該對應的串聯輸入二極體856,858,85〇將會 導通電流，而該充電電容器845將會透過該等對應的串聯輸 入二極體856,858,850來放電。這樣係與該未被選擇的字線 WL3對應。 10 在一字線選擇業已被作成之後，該等充電二極體 814,834,854提供在該被選擇之字線與所有未被選擇之字線 之間的隔離。 第8圖顯示該等充電電晶體810,830,850如分開的電晶 體。然而’通常，該等充電電晶體810,83〇,850實際上是為 15 一個提供所有該等充電電容器在同一時間之充電的單一電 晶體。這結構的好處是為，一個單一基體外電晶體(像該等 被描述的充電電晶體般）係能夠被使用來上拉整個被製作 於一被動元件基體上的ROM解碼器。一充電二極體防止一 條被選擇的線由該等未被選擇的線放電。 20 第9圖顯示本發明之一實施例的記憶體系統900。該記 憶體系統包括一個包括數列與行記憶體細胞的記憶體陣列 920。該記憶體陣列920的記憶體細胞係經由一位址解碼器 910來被選擇。該位址解碼器91〇能夠包括第7圖或第8圖之 位址解碼器的實施例。 21 200414223 第10圖顯示本發明之一實施例的電腦計算系統。通 常，該電腦計算系統包括一個中央處理單元(CPU)IOIO及相 關的記憶體系統。該記憶體系統能夠包括第9圖的記憶體陣 列920，和該記憶體位址解碼器910。 5 雖然本發明之特定的實施例係業已被說明及描繪，本 發明並不受限於如此說明與描繪之部件的配置與特定的形 式。本發明係僅由該等後附的申請專利範圍限制。 【圖式簡單說明】 第1圖顯示一記憶體細胞陣列。 10 第2圖顯示一典型記憶體陣列的位址解碼器邏輯。 第3圖顯示本發明之一實施例的邏輯閘 第4圖顯示表示第3圖之邏輯閘之不同點之電壓電位的 波形。 第5圖顯示本發明之另一實施例的邏輯閘。 15 第6圖顯示表示第5圖之邏輯閘之不同點之電壓電位的 波形。 第7圖顯示本發明之一實施例的位址解碼器。 第8圖顯示本發明之另一實施例的位址解碼器。 第9圖顯示本發明之一實施例的記憶體陣列。 20 第10圖顯示本發明之一實施例的電腦計算系統。 【圖式之主要元件代表符號表】 110 記憶體細胞 120 記憶體細胞 130 記憶體細胞 140 記憶體細胞 150 記憶體細胞 160 記憶體細胞 22 200414223 170 記憶體細胞 180 記憶體細胞 190 記憶體細胞 WL1 字線 WL2 字線 WL3 字線 WL 字線 BL 位元線 BL1 位元線 BL2 位元線 BL3 位元線 A[0] 位址線 A[l] 位址線 A[2] 位址線 210 電阻器 211 電阻器 212 電阻器 240 箭嘴 250 箭嘴 300 邏輯閘 305 電荷 310 充電電晶體 vcc 電源電壓 320 串聯電阻器 330 串聯充電二極體 VD 電壓電位 INPUT15INPUT2?.. .INPUTN 輸入 340 邏輯二極體 350 邏輯二極體 360 邏輯二極體 410 點 420 點 430 點 OUTPUT1 輸出 OUTPUT2 輸出 500 邏輯閘 505 充電電容器 510 放電電晶體 520 放電電阻器 530 放電二極體 540 串聯輸入二極體 550 串聯輸入二極體 560 串聯輸入二極體 610 點 630 點 705 充電電容器 23 200414223 710 充電電晶體 712 充電電阻器 714 充電二極體 716 串聯輸入二極體 718 串聯輸入二極體 720 串聯輸入二極體 725 充電電容器 730 充電電晶體 732 充電電阻器 734 充電二極體 745 充電電容器 750 充電電晶體 752 充電電阻器 754 充電二極體 756 串聯輸入二極體 758 串聯輸入二極體 805 充電電容器 810 充電電晶體 812 充電電阻器 814 充電二極體 816 串聯輸入二極體 818 串聯輸入二極體 820 串聯輸入二極體 825 充電電容器 830 充電電晶體 832 充電電阻器 834 充電二極體 836 串聯輸入二極體 838 串聯輸入二極體 845 充電電容器 850 充電電晶體 852 充電電阻器 854 充電二極體 856 串聯輸入二極體 858 串聯輸入二極體 900 記憶體系統 920 記憶體陣列 910 位址解碼器 1010 CPU PRE-CHARGE預先充電線
24