CN102160117B - 具有升压阵列电压的集成电路及其方法 - Google Patents

具有升压阵列电压的集成电路及其方法 Download PDF

Info

Publication number
CN102160117B
CN102160117B CN200980136772.5A CN200980136772A CN102160117B CN 102160117 B CN102160117 B CN 102160117B CN 200980136772 A CN200980136772 A CN 200980136772A CN 102160117 B CN102160117 B CN 102160117B
Authority
CN
China
Prior art keywords
electric pressure
voltage
coupled
pressure converter
output voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN200980136772.5A
Other languages
English (en)
Other versions
CN102160117A (zh
Inventor
普拉桑特·U·肯卡雷
特洛伊·L·库柏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP USA Inc
Original Assignee
Freescale Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Freescale Semiconductor Inc filed Critical Freescale Semiconductor Inc
Publication of CN102160117A publication Critical patent/CN102160117A/zh
Application granted granted Critical
Publication of CN102160117B publication Critical patent/CN102160117B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
    • H02J1/00—Circuit arrangements for dc mains or dc distribution networks
    • H02J1/10—Parallel operation of dc sources
    • H02J1/102—Parallel operation of dc sources being switching converters
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
    • H02J1/00—Circuit arrangements for dc mains or dc distribution networks
    • H02J1/08—Three-wire systems; Systems having more than three wires
    • H02J1/082—Plural DC voltage, e.g. DC supply voltage with at least two different DC voltage levels

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Dc-Dc Converters (AREA)
  • Dram (AREA)
  • Logic Circuits (AREA)

Abstract

集成电路(10)包括：全局电源导体(12)、多个电路块(16-20)、多个电压转换器(25-29)和控制逻辑(21-23)。全局电源导体(12)被构造为分配源电压(VDD)。电路块(16-20)被选择性地耦合到全局电源导体(12)。多个电压转换器(25-29)被耦合到全局电源导体(12)。所述多个电压转换器中的单独的电压转换器的输出电压被选择性地耦合到所述多个电路块(16-20)中的一个或多个。控制逻辑(21-23)被构造为控制源电压和所述多个电压转换器中的单独的电压转换器的输出电压中的至少一个到所述多个电路块(16-20)中的相应的一些电路块的选择性耦合。并且，控制逻辑(21-23)控制所述多个电压转换器(25-29)中的单独的电压转换器的输出电压的幅值。

Description

具有升压阵列电压的集成电路及其方法
技术领域
本公开大体上涉及集成电路，更具体地涉及具有升压阵列电压的集成电路及其方法。
背景技术
在要求高速的应用中，诸如数据处理系统中的存储器中，通常使用静态随机存取存储器(SRAM)。每个SRAM单元存储一位数据，且被实现为一对交叉耦合倒相器。SRAM单元仅在两种可能电压电平中的一个时是稳定的。单元的逻辑状态由两个倒相器输出中任何一个处于逻辑高来确定，并且可以通过向适当的单元输入施加足够幅值和持续时间的电压来改变状态。SRAM单元的稳定性是重要问题。SRAM单元必须针对瞬时现象、工艺偏差(process variation)、软错误、和可以引起单元无意中改变逻辑状态的电源波动而言是稳定的。并且，SRAM单元必须在不损害向单元进行写入的能力的情况下在读出操作期间提供良好的稳定性。
然而，当今的集成电路被要求在日益降低的电源电压下进行操作。并且，集成电路上的逻辑电路通常用比SRAM阵列低的源电压进行操作。较低的电源电压可能降低SRAM单元的稳定性。并且，在较低源电压下操作的SRAM单元更加容易受到软错误和工艺偏差的影响。另外，可能会降低产品产率(production yield)，因为较少的单元将在降低的电压下可靠地操作。解决上述问题的一种方式是在比集成电路的其余部分高的电压下操作存储器阵列。然而，在较高电压下操作SRAM阵列可能消耗更多的功率。
因此，所需的是解决上述问题的一种集成电路和方法。
附图说明
通过附图以示例的方式来图示本发明，并且本发明不受到附图的限制，在附图中，相同的附图标记指示类似的要素。图中的要素是出于简单和清楚的目的而图示的，并且不一定按比例绘制。
图1以框图的形式图示了根据实施例的集成电路。
图2以框图的形式图示了图1的集成电路的一部分。
图3以部分框图形式和部分示意图形式图示了图2的电压检测器。
图4以示意图形式图示了图3的PBIAS发生器。
图5图示图2的集成电路部分的各种信号的时序图。
具体实施方式
大体上，提供了一种具有逻辑电路和存储器电路的集成电路。在一个实施例中，集成电路是芯片上系统(SOC)。电荷泵和电压检测器与每个存储器阵列相关联。电荷泵每个被独立地控制，以选择性地向存储器单元的源电压端子提供升压源电压。可以使存储器阵列选择性地耦合，以接收升压源电压或正常源电压。并且，电压检测器被耦合到每个电荷泵的输出，以检测升压源电压。响应于检测到所述升压源电压在预定电压以下，电压检测器使得电荷泵增加与电荷泵相关联的存储器阵列的源电压。
通过独立地控制电荷泵，所选存储器阵列能够根据需要来接收可调整的升压源电压。可以通过监视包含在存储器阵列内的存储器单元的低电压产品产率来确定需要升压源电压的存储器阵列的选择。可以直接在制造集成电路之后监视低电压产品产率，或者甚至可以通过在将集成电路运送到客户处之后对其进行周期性测试来监视低电压产品产率。在相对低的源电压下显示出位单元故障的那些存储器阵列很可能受益于相对于正常源电压而言被升压的本地电源。然而，在低源电压下未出现故障的存储器阵列不可能受益于被升压的电源，且优选的是这些存储器阵列接收正常源电压。这种方法能够在使被集成电路消耗的总功率最小化的同时改善产品产率。应理解的是“低电压”还意指集成电路的标称源电压。
本文所述的集成电路可以在任何半导体材料或材料组合上形成，诸如砷化镓、硅锗、绝缘体上硅(SOI)、硅、单晶硅等、以及上述各项的组合。
可以参考作为单个导体、多个导体、单向导体、或双向导体来图示或描述本文所讨论的导体。然而，不同的实施例可以改变导体的实施方式。例如，可以使用分离的单向导体而不是双向导体，反之亦然。并且，可以用连续地或以时间复用方式传输多个信号的单个导体来替换多个导体。同样地，可以将载送多个信号的单个导体分离成载送这些信号的子集的各种不同导体。因此，存在用于传输信号的许多选择。
当涉及到分别将信号、状态位、或类似设备表示为其逻辑真或逻辑假时，本文使用术语“断言”或“设定”和“否定”(或“反断言”或“清零”)。如果逻辑真状态是逻辑电平一，则逻辑假状态是逻辑电平零。并且，如果逻辑真状态是逻辑电平零，则逻辑假状态是逻辑电平一。
本文所述的每个信号可以被设计为正或负逻辑，其中，能够由在信号名称之上的横号或名称之后的字母“B”来指示负逻辑。在负逻辑信号的情况下，信号是低电平有效，其中，逻辑真状态对应于逻辑电平零。在正逻辑信号的情况下，信号是高电平有效，其中，逻辑真状态对应于逻辑电平一。请注意，可以将本文所述的任何信号设计为负或正逻辑信号。因此，在替换实施例中，可以将被描述为正逻辑信号的那些信号实现为负逻辑信号，并且可以将被描述为负逻辑信号的那些信号实现为正逻辑信号。
在一方面，提供了一种集成电路，包括：全局电源导体，所述全局电源导体被构造为分配源电压；多个电路块，所述电路块被选择性地耦合到所述全局电源导体；多个电压转换器，所述多个电压转换器被耦合到所述全局电源导体，其中，所述多个电压转换器中的单独的电压转换器的输出电压被选择性地耦合到所述多个电路块中的一个或多个电路块；以及控制逻辑，所述控制逻辑被构造为(i)控制(i)(a)源电压和(i)(b)所述多个电压转换器中的单独的电压转换器的输出电压中的至少一个到所述多个电路块中的相应的一些电路块的选择性耦合，以及(ii)控制所述多个电压转换器中的单独的电压转换器的输出电压的幅值。所述控制逻辑可以根据相应的一个或多个被选择性地耦合的电路块的本地电源要求来独立地控制所述多个电压转换器中的单独的电压转换器的输出电压的幅值。所述单独的电压转换器可以在物理上接近相应的一个或多个被选择性地耦合的电路块，其中，在物理上接近可以进一步包括紧邻。所述源电压可以包括第一电压，并且所述单独的电压转换器的输出电压可以包括第二电压。所述第二电压可以包括与所述第一电压的幅值不同的幅值。所述多个电压转换器可以包括电荷泵。所述电路块中的至少一个可以包括电荷存储电容器，并且其中，所述电荷存储电容器可以被耦合到所述多个电荷泵中的相应电荷泵的输出电压。所述单独的电荷泵的输出电压可以包括大于所述源电压的幅值的电压幅值。所述多个电压转换器可以包括电压调节器。所述电路块可以包括存储器电路，所述存储器电路包括至少一个存储器阵列。所述存储器电路可以包括静态随机存取存储器(SRAM)。所述控制逻辑可以包括具有许多位字段的控制存储元件，每个位字段包括适合于提供对(i)选择性耦合和(ii)单独的电压转换器的输出电压的幅值的期望控制的一个或多个控制位。所述控制逻辑可以进一步包括针对所述多个电路块中的至少一个电路块的电压检测器，其中，所述电压检测器响应于控制输入和对相应的至少一个电路块的输入电压，以产生被输入到相应电压转换器的幅值控制信号，所述集成电路进一步包括针对所述多个电路块中的一个或多个电路块的至少一个复用器，所述至少一个复用器具有第一输入和第二输入和输出，所述第一输入被耦合到全局电源导体，所述第二输入被耦合到所述多个电路块中的相应的一个或多个电路块的单独的电压转换器的输出电压，并且，所述输出被耦合到所述多个电路块中的相应的一个或多个电路块。
在另一方面，提供了一种集成电路，包括：全局电源导体，所述全局电源导体被构造为分配源电压；多个电路块，所述多个电路块被选择性地耦合到所述全局电源导体；多个电压转换器，所述多个电压转换器被耦合到所述全局电源导体，其中，所述多个电压转换器中的单独的电压转换器的输出电压被选择性地耦合到所述多个电路块中的一个或多个电路块；以及控制逻辑，所述控制逻辑被构造为(i)控制(i)(a)源电压和(i)(b)所述多个电压转换器中的单独的电压转换器的输出电压中的至少一个到所述多个电路块中的相应的一些电路块的选择性耦合，以及(ii)控制所述多个电压转换器的单独的电压转换器的输出电压的幅值，其中，所述控制逻辑根据相应的一个或多个被选择性地耦合的电路块的本地电源要求来独立地控制所述多个电压转换器中的单独的电压转换器的输出电压的幅值，所述控制逻辑包括具有许多位字段的控制存储元件，每个位字段包括适合于提供对(i)选择性耦合和(ii)所述单独的电压转换器的输出电压的幅值的期望控制的一个或多个控制位。
在另一方面，提供了一种用于在集成电路中提供本地源电压的方法，包括：将全局电源导体构造为分配源电压；将多个电路块选择性地耦合到所述全局电源导体；将多个电压转换器耦合到所述全局电源导体，其中，所述多个电压转换器中的单独的电压转换器的输出电压被选择性地耦合到所述多个电路块中的一个或多个电路块；以及经由控制逻辑来控制(i)(i)(a)源电压和(i)(b)所述多个电压转换器中的单独的电压转换器的输出电压中的至少一个到所述多个电路块中的相应的一些电路块的选择性耦合，以及(ii)所述多个电压转换器中的单独的电压转换器的输出电压的幅值，其中，所述控制包括根据相应的一个或多个被选择性地耦合的电路块的本地电源要求来独立地控制所述多个电压转换器中的单独的电压转换器的输出电压的幅值。控制的步骤可以进一步包括根据相应的一个或多个被选择性地耦合的电路块的本地电源要求来独立地控制所述多个电压转换器中的单独的电压转换器的输出电压的幅值，其中，所述控制逻辑包括具有许多位字段的控制存储元件，每个位字段包括适合于提供对(i)选择性耦合和(ii)所述单独的电压转换器的输出电压的幅值的期望控制的一个或多个控制位。所述多个电压转换器可以包括电荷泵，其中，所述电路块中的至少一个包括电荷存储电容器，并且其中，所述电荷存储电容器被耦合到所述多个电荷泵中的相应电荷泵的输出电压，并且其中，所述单独的电荷泵的输出电压包括具有比源电压的幅值大的幅值的升压电压。
图1以框图的形式图示根据实施例的集成电路10。一般地，集成电路10包括电路块，该电路块包括多个逻辑块和多个存储器块。更具体地，集成电路10包括存储器块14-20、逻辑块21-23、以及电压转换器25-29。在所示实施例中，电压转换器25-29包括电荷泵。在其它实施例中，所述电压转换器可以是电压调节器。电源电压导体被形成为电源网格(grid)12。电源网格12在集成电路上的一个或多个金属层中形成，以向多个存储器块14-20中的每一个、逻辑块21-23中的每一个、以及电荷泵25-29中的每一个提供电源电压VDD。逻辑电路21-23可以是任何类型的数字或模拟电路，诸如模数转换器、逻辑门、运算单元、放大器等。电荷泵25-29中的每一个与例如存储器14-20的一个或多个电路相关联。例如，响应于来自包括寄存器50的控制逻辑的控制信号，选择性地耦合电荷泵25以向存储器14和15提供升压的源电压VBOOST0。电荷泵26被耦合，以向存储器16提供升压的源电压VBOOST1。电荷泵27被耦合，以向存储器17和18提供升压的源电压VBOOST2。电荷泵28被耦合，以向存储器19和20提供升压源电压VBOOST3。冗余电荷泵29被耦合到存储器阵列14和15。电荷泵25或29中的任何一个可以用来提供升压的源电压VBOOST0。在发现电荷泵25不运行的情况下，可以通过例如使熔丝熔断、设定控制寄存器中的位、对非易失性存储器中的位进行编程等来使冗余电荷泵29代替。在另一实施例中，如果来自一个电荷泵的电流不是充足的，可以同时使用两个电荷泵以增加充电电流。电荷泵中的每一个可以在物理上接近一个或多个相应的存储器，并且优选地紧邻相应的存储器。
图2以框图的形式图示图1的集成电路10的一部分30。该部分30包括：存储器15、电荷泵25、电压检测器40、复用器35和36、电容器45、以及控制存储元件50。在所示实施例中，控制存储元件50是寄存器，并提供升压电压(boosted voltage)到相应存储器的选择性耦合和升压电压的幅值。存储器15包括存储器阵列33、列逻辑32、和字线驱动器34。出于简单和清楚的目的，存储器15已被大大地简化。在优选实施例中，存储器阵列33具有常规SRAM阵列，并包括被组织成行和列的多个SRAM单元，其中，列包括位线对和被耦合到该位线对的所有存储器单元，并且行包括字线和被耦合到该字线的所有存储器单元。在另一实施例中，所述存储器阵列可以包括与集成电路上的其它电路相比受益于升压的源电压的任何类型的存储器。字线驱动器34接收标记为“行地址(ROW ADDRESS)”的多个行地址信号，并且作为响应，在对存储器阵列33的写或读访问期间选择字线中的一个。列逻辑32接收标记为“列地址(COLUMN ADDRESS)”的列地址，并在读或写访问期间选择列。列逻辑包括：列解码器、感应放大器、预充电和均衡电路、位线负载、以及访问存储器阵列33所需的其它电路。在所示的实施例中，存储在集成电路10中的所有其它存储器类似于存储器15。然而，在其它实施例中，可以存在不附属于任何升压电路的存储器。复用器35响应于从“控制0(CONTROL 0)”接收到预定位，将升压的输出电压VBOOST0或VDD中的一个选择性地耦合到存储器阵列33。输出电压VBOOST0处于与电源电压VDD不同的幅值，并且优选地VBOOST0具有比VDD大的幅值。复用器36将VBOOST0或VDD中的一个选择性地耦合到字线驱动器34。在访问存储器阵列期间使字线升压至源电压以上能够减少访问存储器以进行读或写操作所花费的时间。在另一实施例中，可以根据列地址的确定，仅向被选用于读操作的列提供升压的源电压VBOOST0。由VDD来提供被选用于写操作的列。在另一实施例中，所有列在待机操作期间接收VDD，在待机操作中，阵列即不被读出也不被写入。
寄存器50包括用于存储逻辑位的多个位字段，所述逻辑位用于控制诸如电荷泵25-29的多个电荷泵的操作。例如，位字段52包括被耦合以向电压检测器40提供控制信号“控制0(CONTROL 0)”的一个或多个位。并且，位字段54包括被耦合以向另一存储器提供控制信号“控制1(CONTROL 1)”的一个或多个位。另外，位字段56包括被耦合以向集成电路的另一存储器提供控制信号“控制N(CONTROL N)的一个或多个位。
电荷泵25是常规电荷泵，并包括环形振荡器42和泵级44。环形振荡器42响应于源电压VDD生成标记为“泵时钟(PUMP CLK)”的时钟信号。由来自电压检测器40的控制信号“泵控制(PUMPCONTROL)”来开启和切断泵时钟。泵级44包括一个或多个泵级，以使源电压VDD从较低电压升压至较高电压VBOOOST0。通过控制环形振荡器42的频率，来控制输出电压VBOOST0的幅值。例如，泵级44可以接收约0.6伏的VDD作为输入，并提供约为0.9伏的VBOOST0。电容器45具有被耦合到电荷泵25的输出的第一板电极，和被耦合到VSS的第二板电极。电容器45用于保持被提供给复用器35和36的输入的VBOOST0。
在寄存器50中，位字段52的一个或多个位用于选择性地启用并控制电荷泵25的输出。寄存器50可以由用户或处理器编程。寄存器50还可以由识别存储器阵列的外部测试器或内部测试逻辑来编程，所述存储器阵列受益于升压的源电压，以便改善低电压产品产率。寄存器50包括位字段，所述位字段用于根据被耦合到电荷泵的相应存储器的本地电源要求，来控制每个单独的电荷泵或电荷泵组。并且，位字段52的一个或多个位用来控制复用器35，以控制存储器阵列33是由升压电压VBOOST0还是由源电压VDD供电。例如，可以将电荷泵25禁用，并使用复用器35来将升压电压VBOOST0去耦合，并将电源电压VDD耦合到存储器阵列33的电源电压端子。在其中存储器阵列33包括多个常规六晶体管SRAM单元的情况下，向每个单元的源端子提供升压电压VBOOST0。并且，位字段52的一个或多个位可以用来选择性地控制复用器36，以在例如对存储器阵列33的读访问或写访问期间，将升压电压VBOOST0和电源电压VDD中的一个选择性地耦合到字线驱动器34。也就是说，当正在读取存储器阵列33时，所选字线接收升压电压VBOOST0而不是电源电压VDD。升压的字线电压改善写入裕度和向所选单元写入的速度。另外，在优选实施例中，位字段52包括用于如下文结合图3所讨论的那样，独立地控制VBOOST0的输出电压电平或幅值的一个或多个位。并且，位字段52的一个或多个位被用于控制由环形振荡器42产生的“泵时钟(PUMP CLK)”的频率。在其它实施例中，可以使用任何类型的存储器件或控制逻辑来实现寄存器50。例如，寄存器50可以是任何类型的易失性或非易失性随机存取存储器，诸如，闪盘、动态随机存取存储器(DRAM)、或SRAM。并且，可以将寄存器50实现为熔丝或者其可以在集成电路10外部。
在所示实施例中，使用电荷泵25来提供升压的源电压。在另一实施例中，可以用诸如电压调节器的另一类型的电压转换器来替换电荷泵25。并且，在努力防止过电压问题的过程中，可以在电荷泵25内包括箝位电路(未示出)，以将VBOOST0箝位为低于或等于预定电压。
图3以部分框图形式和部分示意图形式图示电压检测器40。电压检测器40包括：偏压发生器64、偏压发生器66、P沟道晶体管60、N沟道晶体管62、和倒相器68。偏压发生器64具有用于接收标记为“控制0 P(CONTROL 0 P)”的控制位的多个输入端子、标记为“VDD”的源电压端子、和用于提供标记为“PBIAS”的偏压的输出端子。偏压发生器66具有用于接收标记为“控制0 N(CONTROL 0 N)”的控制位的多个输入端子、标记为“VDD”的源电压端子、和用于提供标记为“NBIAS”的偏压的输出端子。P沟道晶体管60具有：用于接收阵列源电压VARRAY的第一电流电极(源极)；被耦合以接收偏压PBIAS的控制电极(栅极)；和第二电流电极(漏极)。N沟道晶体管62具有：在标记为N1的节点处被耦合到晶体管60的第二电流电极的第一电流电极(漏极)；被耦合以接收偏压NBIAS的控制电极(栅极)；和被耦合到标记为“VSS”的电源电压端子的第二电流电极。晶体管60和晶体管62形成具有输出节点N1的倒相器。在所示实施例中，VDD是正电压且VSS被接地。在其它实施例中，电源电压可以是不同的。倒相器68具有被耦合到晶体管60的第二电流电极的输入，和用于向环形振荡器42的输入提供泵控制信号“泵控制”的输出。
在操作中，控制位“控制0 P(CONTROL0 P)”控制偏压PBIAS的电压，且控制位“控制0 N(CONTROL0 N)”控制偏压NBIAS的电压。控制位“控制0 P”和“控制0 N”被提供作为来自图2中的寄存器位字段52的控制信号“控制0”的一部分。在所示实施例中，“控制0 P”包括四个位，且“控制0 N”包括四个位。在其它实施例中，位的数目可以是不同的。提供给晶体管60和62的栅极的偏压确定其相对电导，从而确定其用于VARRAY的给定幅值的启动点(trip point)。因此，由NBIAS、PBIAS、和VARRAY来确定节点N1处的电压。节点N1处的电压的电平确定倒相器68的输出的逻辑状态。如果在节点N1处提供的电压为低，指示阵列电压为低，则倒相器68的输出为逻辑高，促使泵信号“泵控制”启用电荷泵25的操作。如果节点N1处的电压为高，指示阵列电压为高，则倒相器68的输出为逻辑低，促使泵信号“泵控制”禁用电荷泵25的操作。到晶体管60和62的偏压确定节点N1处的电压，并因此确定电荷泵25被开启的点。
图4以示意图形式来图示图3的PBIAS发生器64的一个实施例。请注意，图4仅图示PBIAS发生器64的一个实施例。本领域的技术人员将知道存在产生偏压的其它方式。PBIAS发生器64包括耦合在VDD与用于提供PBIAS的输出端子之间的多个并联连接P沟道晶体管，其包括并联连接的晶体管70和72。同样地实现NBIAS发生器66。所述多个并联连接的晶体管的每个控制栅极被耦合为接收多位控制信号“控制0 P 1”-“控制0 P M”中的一个位。例如，晶体管70的栅极被耦合为接收“控制0 P 1”，并且晶体管72的栅极被耦合为接收“控制0 P M”。N沟道晶体管74具有耦合到用于提供PBIAS的输出端子的漏极和栅极、以及耦合到VSS的源极。通过控制导电的并联连接的P沟道晶体管的数目来控制电压PBIAS。增加导电的导电P沟道晶体管的数目增加了PBIAS的电压。同样地，减少导电P沟道晶体管的数目降低了PBIAS的电压。可替换地，可以以不同方式确定晶体管70和72的尺寸，使得其拥有不同的电导。然后使用控制信号“控制0 P 1”和“控制0 P M”来选择晶体管70或晶体管72，使得PBIAS的电压电平被适当地改变。
图5图示操作期间的图2的集成电路部分30的各种信号的时序图。响应于感测到阵列源电压VARRAY(图5未示出)的下降，电压检测器40在时间T1向电荷泵25提供逻辑高“泵控制”信号。VARRAY的压降可能是由于例如在短时间段内对存储器阵列33的多次访问而导致的。如在时间T1和T2之间，在图5中可以看到的，逻辑高“泵控制”信号增加来自环形振荡器42的“泵时钟”信号的频率。在时间T2，阵列电压VARRY足够高，以使得“泵控制”变成逻辑低，因此切断环形振荡器42。在时间T3与T4之间，以及在时间T5与T6时间，控制信号“泵控制”再次跃迁至逻辑高，并促使环形振荡器42提供信号“泵时钟”以促使电荷泵25经由复用器35向存储器阵列33提供VBOOST0。当电压VARRAY处于由来自寄存器位字段52的控制信号“控制0”确定的预定电压时，控制信号“泵控制”再次返回到逻辑低以使电荷泵25停止。
由于在很大程度上，实现本发明的设备由本领域的技术人员已知的电子组件和电路组成，所以将不会以比如上所述的所需的程度更大的程度来解释电路细节，以理解和认识本发明的根本概念，并且避免使本发明的讲授内容变得含糊难懂或使其变得混乱。
虽然已相对于特定导电类型或电位极性描述了本发明，但技术人员认识到可以使导电类型或电位的极性反向。
可以使用多种不同的信息处理系统来实现可适用的上述实施例中的某些。例如，虽然图1及其讨论描述了示例性集成电路，但提出此示例性集成电路仅仅是为了在讨论本发明的各种方面时提供有用的参考。当然，已经出于讨论的目的简化了集成电路的描述，并且其仅仅是根据本发明而可以使用的许多不同类型的适当集成电路中的一个。本领域的技术人员将认识到逻辑块之间的边界仅仅是说明性的，并且替换实施例可以合并逻辑块或电路元件，或对各种逻辑块或电路元件施加功能的替换分解。
因此，应当理解的是本文描述的集成电路仅仅是示例性的，并且实际上，可以实现许多其它集成电路，其实现相同的功能。在抽象但仍明确的意义上，将实现相同功能的组件的任何布置有效地“关联”，使得实现期望的功能。因此，可以将被组合以实现特定功能的本文中的任何两个组件视为相互“关联”，使得实现期望的功能，无论集成电路或中间组件如何。同样地，还可以将被这样关联的任何两个组件视为被相互“可操作地连接”或“可操作地耦合”以实现期望功能。
并且，例如，在一个实施例中，集成电路10的所示元件是位于单个集成电路上或同一器件内的电路。可替换地，集成电路10可以包括被彼此互连的任何数目的分离的集成电路或分离的器件。例如，存储器15可以位于与存储器14和16-20相同的集成电路上，或在分离的集成电路上。
虽然在本文中参考特定实施例描述了本发明，但在不脱离如所附权利要求书所阐述的本发明的范围的情况下可以进行各种修改和变更。例如，在另一实施例中，对接地端子VSS处的电压进行负升压，或使其处于接地电压以下，而不是对电源电压VDD进行正升压。因此，应将说明书和附图视为说明性而不是限制性的，并且所有此类修改意图被包括在本发明的范围内。在此，相对于特定实施例所述的任何益处、优点、或问题的解决方案意图不应该被理解为任何或所有权利要求的关键、必须、或本质特征或要素。
本文所使用的术语“耦合”并不意图局限于直接耦合或机械耦合。
此外，本文所使用的术语“一”或“一个”被定义为一个或多于一个。并且，即使当同一权利要求包括引导性短语“一个或多个”或“至少一个”和诸如“一”或“一个”的不定冠词时，不应将权利要求中的诸如“至少一个”和“一个或多个”的引导性短语的使用理解为意指由不定冠词“一”或“一个”对另一权利要求元素的引导限制为仅包含一个此类要素的发明。这也适用于定冠词的使用。
除非另外说明，诸如“第一”和“第二”的术语用来任意地区别此类术语描述的要素。因此，这些术语不一定意图指示此类要素的时间或其它优先次序排列。

Claims (17)

1.一种集成电路，包括：
全局电源导体，所述全局电源导体被构造为分配源电压；
多个电路块，所述多个电路块被选择性地耦合到所述全局电源导体；
多个电压转换器，所述多个电压转换器被耦合到所述全局电源导体，其中，所述多个电压转换器中的单独的电压转换器的输出电压被选择性地耦合到所述多个电路块中的一个或多个电路块，并且其中所述输出电压的幅值大于所述源电压的幅值；以及
控制逻辑，所述控制逻辑被构造为
（i）控制（i）（a）所述源电压和（i）（b）所述多个电压转换器中的单独的电压转换器的输出电压中的至少一个到所述多个电路块中的相应的一些电路块的选择性耦合，并且其中所述选择性耦合包括将所述输出电压耦合至在所述源电压下显示出位单元故障的电路块，以及将所述源电压耦合至在所述源电压下未出现故障的电路块，以及
（ii）控制所述多个电压转换器中的单独的电压转换器的输出电压的幅值。
2.根据权利要求1所述的集成电路，其中，所述控制逻辑根据相应的一个或多个被选择性地耦合的电路块的本地电源要求，来独立地控制所述多个电压转换器中的单独的电压转换器的输出电压的幅值。
3.根据权利要求2所述的集成电路，其中，所述单独的电压转换器在物理上接近相应的一个或多个被选择性地耦合的电路块。
4.根据权利要求3所述的集成电路，其中，在物理上接近包括紧邻。
5.根据权利要求1所述的集成电路，其中，所述多个电压转换器包括电荷泵。
6.根据权利要求5所述的集成电路，进一步地，其中，所述多个电路块中的至少一个包括电荷存储电容器，并且其中，所述电荷存储电容器被耦合到所述电荷泵中的相应电荷泵的输出电压。
7.根据权利要求1所述的集成电路，其中，所述多个电压转换器包括电压调节器。
8.根据权利要求1所述的集成电路，其中，所述多个电路块中的各个电路块包括存储器电路，所述存储器电路包括至少一个存储器阵列。
9.根据权利要求8所述的集成电路，进一步地，其中，所述存储器电路包括静态随机存取存储器（SRAM）。
10.根据权利要求1所述的集成电路，其中，所述控制逻辑包括具有许多位字段的控制存储元件，每个位字段包括适合于提供对（i）所述选择性耦合和（ii）所述单独的电压转换器的输出电压的幅值的期望控制的一个或多个控制位。
11.根据权利要求10所述的集成电路，其中，所述控制逻辑进一步包括针对所述多个电路块中的至少一个电路块的电压检测器，其中，所述电压检测器响应于控制输入和对相应至少一个电路块的输入电压，以产生被输入到相应电压转换器的幅值控制信号，所述集成电路进一步包括：
针对所述多个电路块中的一个或多个电路块的至少一个复用器，所述至少一个复用器具有第一输入和第二输入和输出，所述第一输入被耦合到所述全局电源导体，所述第二输入被耦合到所述多个电路块中的相应的一个或多个电路块的单独的电压转换器的输出电压，并且，所述输出被耦合到所述多个电路块中的相应的一个或多个电路块。
12.根据权利要求11所述的集成电路，其中，所述多个电压转换器包括电荷泵。
13.根据权利要求12所述的集成电路，进一步地，其中，所述多个电路块中的至少一个电路块包括电荷存储电容器，并且其中，所述电荷存储电容器被耦合到所述电荷泵中的相应电荷泵的输出电压。
14.一种集成电路，包括：
全局电源导体，所述全局电源导体被构造为分配源电压；
多个电路块，所述多个电路块被选择性地耦合到所述全局电源导体；
多个电压转换器，所述多个电压转换器被耦合到所述全局电源导体，其中，所述多个电压转换器中的单独的电压转换器的输出电压被选择性地耦合到所述多个电路块中的一个或多个电路块，并且，其中所述输出电压的幅值大于所述源电压的幅值；以及
控制逻辑，所述控制逻辑被构造为：（i）控制（i）（a）所述源电压和（i）（b）所述多个电压转换器中的单独的电压转换器的输出电压中的至少一个到所述多个电路块中的相应的一些电路块的选择性耦合，并且，其中所述选择性耦合包括将所述输出电压耦合至在所述源电压下显示出位单元故障的电路块，以及将所述源电压耦合至在所述源电压下未出现故障的电路块，以及（ii）控制所述多个电压转换器中的单独的电压转换器的输出电压的幅值，
其中，所述控制逻辑根据相应的一个或多个被选择性地耦合的电路块的本地电源要求，来独立地控制所述多个电压转换器中的单独的电压转换器的输出电压的幅值，所述控制逻辑包括具有许多位字段的控制存储元件，每个位字段包括适合于提供（i）所述选择性耦合和（ii）所述单独的电压转换器的输出电压的幅值的期望控制的一个或多个控制位。
15.一种用于在集成电路中提供本地源电压的方法，包括：
将全局电源导体构造为分配源电压；
将多个电路块选择性地耦合到所述全局电源导体；
将多个电压转换器耦合到所述全局电源导体，其中，所述多个电压转换器中的单独的电压转换器的输出电压被选择性地耦合到所述多个电路块中的一个或多个电路块，并且其中所述输出电压的幅值大于所述源电压的幅值；以及
经由控制逻辑来控制
（i）（i）（a）所述源电压和（i）（b）所述多个电压转换器中的单独的电压转换器的输出电压中的至少一个到所述多个电路块中的相应的一些电路块的选择性耦合，并且其中所述选择性耦合包括将所述输出电压耦合至在所述源电压下显示出位单元故障的电路块，以及将所述源电压耦合至在所述源电压下未出现故障的电路块，以及
（ii）所述多个电压转换器中的单独的电压转换器的输出电压的幅值，其中，控制包括根据相应的一个或多个被选择性地耦合的电路块的本地电源要求，来独立地控制所述多个电压转换器中的单独的电压转换器的输出电压的幅值。
16.根据权利要求15所述的方法，其中，经由控制逻辑来进行的控制进一步包括：根据相应的一个或多个被选择性地耦合的电路块的本地电源要求，来独立地控制所述多个电压转换器中的单独的电压转换器的输出电压的幅值，其中，所述控制逻辑包括具有许多位字段的控制存储元件，每个位字段包括适合于提供对（i）所述选择性耦合和（ii）所述单独的电压转换器的输出电压的幅值的期望控制的一个或多个控制位。
17.根据权利要求16所述的方法，其中，所述多个电压转换器包括电荷泵，进一步地，其中，所述多个电路块中的至少一个包括电荷存储电容器，并且其中，所述电荷存储电容器被耦合到所述电荷泵中的相应电荷泵的输出电压。
CN200980136772.5A 2008-09-19 2009-08-05 具有升压阵列电压的集成电路及其方法 Active CN102160117B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/233,913 2008-09-19
US12/233,913 US8031549B2 (en) 2008-09-19 2008-09-19 Integrated circuit having boosted array voltage and method therefor
PCT/US2009/052812 WO2010033316A1 (en) 2008-09-19 2009-08-05 Integrated circuit having boosted array voltage and method therefor

Publications (2)

Publication Number Publication Date
CN102160117A CN102160117A (zh) 2011-08-17
CN102160117B true CN102160117B (zh) 2014-12-03

Family

ID=42036899

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200980136772.5A Active CN102160117B (zh) 2008-09-19 2009-08-05 具有升压阵列电压的集成电路及其方法

Country Status (5)

Country Link
US (1) US8031549B2 (zh)
CN (1) CN102160117B (zh)
BR (1) BRPI0918467A8 (zh)
TW (1) TWI515746B (zh)
WO (1) WO2010033316A1 (zh)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8686698B2 (en) 2008-04-16 2014-04-01 Enpirion, Inc. Power converter with controller operable in selected modes of operation
US8541991B2 (en) 2008-04-16 2013-09-24 Enpirion, Inc. Power converter with controller operable in selected modes of operation
US8692532B2 (en) 2008-04-16 2014-04-08 Enpirion, Inc. Power converter with controller operable in selected modes of operation
US9246390B2 (en) 2008-04-16 2016-01-26 Enpirion, Inc. Power converter with controller operable in selected modes of operation
US8698463B2 (en) 2008-12-29 2014-04-15 Enpirion, Inc. Power converter with a dynamically configurable controller based on a power conversion mode
US9548714B2 (en) 2008-12-29 2017-01-17 Altera Corporation Power converter with a dynamically configurable controller and output filter
US8232819B2 (en) * 2009-12-02 2012-07-31 Lsi Corporation Closed-loop soft error rate sensitivity control
US8867295B2 (en) 2010-12-17 2014-10-21 Enpirion, Inc. Power converter for a memory module
US8767354B1 (en) 2011-12-08 2014-07-01 Western Digital Technologies, Inc. Data storage device employing cascaded voltage regulators during power failure
US9093105B2 (en) 2011-12-09 2015-07-28 Western Digital Technologies, Inc. Disk drive charging capacitor using motor supply voltage during power failure
US8724422B1 (en) * 2012-02-29 2014-05-13 Western Digital Technologies, Inc. System and method for charging back-up charge storage element for data storage device using spindle phase switching elements
US9042180B2 (en) * 2012-03-25 2015-05-26 Intel Corporation Charge pump redundancy in a memory
US9547034B2 (en) * 2013-07-03 2017-01-17 Xilinx, Inc. Monolithic integrated circuit die having modular die regions stitched together
US9647453B2 (en) * 2013-08-02 2017-05-09 Samsung Electronics Co., Ltd. Dual supply memory
JP6327099B2 (ja) 2014-10-08 2018-05-23 株式会社デンソー 半導体装置
US9509217B2 (en) 2015-04-20 2016-11-29 Altera Corporation Asymmetric power flow controller for a power converter and method of operating the same
US9940996B1 (en) 2017-03-01 2018-04-10 Nxp Usa, Inc. Memory circuit having increased write margin and method therefor
US9934846B1 (en) 2017-03-01 2018-04-03 Nxp Usa, Inc. Memory circuit and method for increased write margin
CN109285572B (zh) * 2017-07-21 2021-06-22 中芯国际集成电路制造(上海)有限公司 一种负升压电路、半导体器件及电子装置
US10522217B1 (en) 2018-08-08 2019-12-31 Globalfoundries Inc. Column-dependent positive voltage boost for memory cell supply voltage
US11398282B2 (en) * 2019-05-31 2022-07-26 Micron Technology, Inc. Intelligent charge pump architecture for flash array
US10790007B1 (en) * 2019-11-22 2020-09-29 Winbond Electronics Corp. Memory device and method for assiting read operation
JP2023032169A (ja) * 2021-08-26 2023-03-09 キオクシア株式会社 半導体記憶装置及びメモリシステム

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1158178A (zh) * 1995-07-21 1997-08-27 精工爱普生株式会社 半导体存储器装置及其字线升压方法
US5673225A (en) * 1995-03-31 1997-09-30 Samsung Electronics Co., Ltd. Word line voltage boosting circuit and method thereof
US5889701A (en) * 1998-06-18 1999-03-30 Xilinx, Inc. Method and apparatus for selecting optimum levels for in-system programmable charge pumps

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3004123B2 (ja) 1992-05-18 2000-01-31 キヤノン株式会社 現像装置
US5303190A (en) 1992-10-27 1994-04-12 Motorola, Inc. Static random access memory resistant to soft error
US5726944A (en) 1996-02-05 1998-03-10 Motorola, Inc. Voltage regulator for regulating an output voltage from a charge pump and method therefor
US6552947B2 (en) 1999-04-05 2003-04-22 Madrone Solutions, Inc. Memory tile for use in a tiled memory
US6272670B1 (en) 1999-04-05 2001-08-07 Madrone Solutions, Inc. Distributed charge source
US6249475B1 (en) 1999-04-05 2001-06-19 Madrone Solutions, Inc. Method for designing a tiled memory
US6477104B1 (en) 1999-04-05 2002-11-05 Madrone Solutions, Inc. Tiled memory and memory tile for use therein
US6154413A (en) 1999-04-05 2000-11-28 Longwell; Michael L. Method for designing a memory tile for use in a tiled memory
JP3916837B2 (ja) * 2000-03-10 2007-05-23 株式会社東芝 強誘電体メモリ
US6577535B2 (en) 2001-02-16 2003-06-10 Sandisk Corporation Method and system for distributed power generation in multi-chip memory systems
EP1435621B1 (en) 2002-12-30 2007-07-11 STMicroelectronics S.r.l. Power voltage supply distribution architecture for a plurality of memory modules
JP4158856B2 (ja) 2003-04-17 2008-10-01 松下電器産業株式会社 昇圧電源回路
US7360104B2 (en) 2005-01-31 2008-04-15 Hewlett-Packard Development Company, L.P. Redundant voltage distribution system and method for a memory module having multiple external voltages

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5673225A (en) * 1995-03-31 1997-09-30 Samsung Electronics Co., Ltd. Word line voltage boosting circuit and method thereof
CN1158178A (zh) * 1995-07-21 1997-08-27 精工爱普生株式会社 半导体存储器装置及其字线升压方法
US5889701A (en) * 1998-06-18 1999-03-30 Xilinx, Inc. Method and apparatus for selecting optimum levels for in-system programmable charge pumps

Also Published As

Publication number Publication date
BRPI0918467A2 (pt) 2015-11-24
US8031549B2 (en) 2011-10-04
TW201027551A (en) 2010-07-16
US20100072816A1 (en) 2010-03-25
WO2010033316A1 (en) 2010-03-25
TWI515746B (zh) 2016-01-01
CN102160117A (zh) 2011-08-17
BRPI0918467A8 (pt) 2017-10-10

Similar Documents

Publication Publication Date Title
CN102160117B (zh) 具有升压阵列电压的集成电路及其方法
CN102301424B (zh) 具有负电压写入辅助电路的存储器及其方法
US6456152B1 (en) Charge pump with improved reliability
US7623405B2 (en) SRAM with switchable power supply sets of voltages
JP6938708B2 (ja) ランダム・アクセス・メモリ及び関連する回路、方法及びシステム
US7940580B2 (en) Voltage shifting word-line driver and method therefor
CN202275603U (zh) 用于存储器写操作的装置和芯片
US6407942B2 (en) Semiconductor memory device with a hierarchical word line configuration capable of preventing leakage current in a sub-word line driver
JPH11510300A (ja) Ｓｒａｍ―ｍｏｓトランジスタメモリセルの駆動方法
US9601186B2 (en) Bit line precharging circuit, static RAM, electronic device, and static ram bit line precharging method
EP3324410B1 (en) Write assist circuit and method therefor
US20090067262A1 (en) Voltage generating unit of semiconductor memory device
US6717875B2 (en) Semiconductor memory device
CN101872642A (zh) 随机存储器的存储读取方法
US8164321B2 (en) Current injector circuit for supplying a load transient in an integrated circuit
US20040141400A1 (en) Low power logic gate
CN104637528B (zh) Sram存储单元阵列、sram存储器及其控制方法
CN105474321B (zh) 具有多字线设计的存储器
US20090284307A1 (en) High voltage pumping circuit
TW201944407A (zh) 半導體裝置
US9940996B1 (en) Memory circuit having increased write margin and method therefor
US7145822B2 (en) Method and apparatus for optimal write restore for memory
CN113644080A (zh) 高性能状态存储单元的实现方法
JP2009048670A (ja) 半導体回路
JPH07504289A (ja) ビットの一時記憶のための回路装置およびそのアドレス一時メモリとしての使用

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CP01 Change in the name or title of a patent holder
CP01 Change in the name or title of a patent holder

Address after: Texas in the United States

Patentee after: NXP America Co Ltd

Address before: Texas in the United States

Patentee before: Fisical Semiconductor Inc.