TW200405535A - Lead frame and method of manufacturing the same - Google Patents
Lead frame and method of manufacturing the same Download PDFInfo
- Publication number
- TW200405535A TW200405535A TW092121272A TW92121272A TW200405535A TW 200405535 A TW200405535 A TW 200405535A TW 092121272 A TW092121272 A TW 092121272A TW 92121272 A TW92121272 A TW 92121272A TW 200405535 A TW200405535 A TW 200405535A
- Authority
- TW
- Taiwan
- Prior art keywords
- base
- leads
- lead frame
- power
- ground terminal
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 33
- 239000004065 semiconductor Substances 0.000 claims abstract description 119
- 239000002390 adhesive tape Substances 0.000 claims abstract description 21
- 238000000034 method Methods 0.000 claims description 42
- 229910052751 metal Inorganic materials 0.000 claims description 26
- 239000002184 metal Substances 0.000 claims description 26
- 229920002120 photoresistant polymer Polymers 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 7
- 238000005520 cutting process Methods 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 2
- 238000004080 punching Methods 0.000 claims description 2
- 239000004020 conductor Substances 0.000 abstract description 8
- 239000011347 resin Substances 0.000 description 9
- 229920005989 resin Polymers 0.000 description 9
- 238000007789 sealing Methods 0.000 description 9
- 239000000463 material Substances 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- 238000012858 packaging process Methods 0.000 description 6
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 5
- 239000013078 crystal Substances 0.000 description 5
- 239000010409 thin film Substances 0.000 description 5
- 239000010949 copper Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000010408 film Substances 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 238000004806 packaging method and process Methods 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 238000000465 moulding Methods 0.000 description 2
- 238000010137 moulding (plastic) Methods 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 1
- 229910001030 Iron–nickel alloy Inorganic materials 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- UGKDIUIOSMUOAW-UHFFFAOYSA-N iron nickel Chemical compound [Fe].[Ni] UGKDIUIOSMUOAW-UHFFFAOYSA-N 0.000 description 1
- 210000003127 knee Anatomy 0.000 description 1
- DNHVXYDGZKWYNU-UHFFFAOYSA-N lead;hydrate Chemical compound O.[Pb] DNHVXYDGZKWYNU-UHFFFAOYSA-N 0.000 description 1
- 210000004072 lung Anatomy 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 238000005096 rolling process Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
- H01L21/4828—Etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49503—Lead-frames or other flat leads characterised by the die pad
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49517—Additional leads
- H01L23/49524—Additional leads the additional leads being a tape carrier or flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48253—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a potential ring of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/85001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01015—Phosphorus [P]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01028—Nickel [Ni]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/1815—Shape
- H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
- H01L2924/18165—Exposing the passive side of the semiconductor or solid-state body of a wire bonded chip
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Wire Bonding (AREA)
Description
200405535 玖、發明說明: t 明戶斤屬^々頁3 發明領域 本發明係有關於一種用於無引線封裝(爭導體裝置),如 5四面平整無引線封裝(QFN),以安裝半導體元件之引線架。 本發明特別係有關於一種引線架,以及製造該引線架之方 法,其中該引線架之形狀,可以在具有複數個電源端子及 其他類似物之半導體元件被安裝於導線架的情況下,減少 連接至電源端子及地線端子之引線的數量。 10 在以下說明中,為求方便,電源端子及地線端子簡稱 “電源/地線端子”。 I:先前技術】 發明背景 第la至lc圖概略地顯示一習知引線架及一使用該引線 15 架之半導體裝置的構造。 第la圖顯示帶狀引線架10之一部份的頂部構造。此一 引線架10之框架結構係由一外框11以及一以矩陣型態配置 於該外框11内部之内框12(亦稱為“分段條狀物,,)。導孔13 被設置於該外框11中’該導孔在轉移該引線架10時與一轉 20移機制齒合。一用以安裝半導體元件(晶片)之矩形晶粒座14 被設置於該框11或12所界定之各個開放部分的中央區域, 該晶粒座14由四支從對應框11和12之四個角落延伸出來的 支撐條15支撐。再者,複數條引線16以一梳子型態從各节 框11或12朝該晶粒座14延伸。各該引線16包括一内引線部 5 分16a(第lb圖),該内引線部分被電性連接至一待安裝於該 晶粒座14之半導體元件的電極端子(一信號端子或電源/地 線端子),以及一外引線部分(外部連接端子)16b,該外引線 部分被電性連接至一安裝板如主機板之架線。另外,虛線 C L代表分段線,該分段線使用於封裝製程中替各個封裝(半 導體裝置)移除該引線架10時。請注意,雖然沒有清楚顯示 於第la至lc圖中,所有該分段條狀物(内框12)皆在各個封裝 移離該引線架1〇時被移除。 第lb圖顯示一具有一QFN封裝結構並以上述引線架1〇 製成之半導體裝置20的橫斷面結構。在該半導體裝置2〇 中,參閱數字21代表一設置於該晶粒座丨4上之半導體元 件、參閱數字22代表銲線,各該銲線將該半導體元件21之 各該電極端子連接至對應之該引線16的該内引線部分 Ma,而參閱數字23則代表用以保護該半導體元件21、該銲 線22以及其他類似物之密封樹脂。 此種半導體裝置20(QFN封裝)基本上可以下列方式製 造:該半導體元件21被設置於該引線架1〇之該晶粒座14(黏 晶);該半導體元件21之各該電極端子以該銲線22被電性連 接至對應之該引線16(打線);該半導體元件21、該銲線22 以及其他類似物以該密封樹脂23被黏合(集體製模或單獨 製模);然後該引線架10沿該分段線CL以一切割器或諸如此 類從各該封裝被移除(切割)。 在此種封裝製程中,當執行打線時,該半導體元件以 之各個電極端子(信號端子或電源/地線端子)會以一對 -型態以該銲線22被連接至對應之該引線16,如第^圖所 概略顯示。因此,在該半導體科21之該電極端子化包括 複數個電源/地線端子的情形下,各該魏/地線端子也同樣 地會以一對一型態被連接至對應之該引線16。 在此種情形下,該電極端子叫之間之各該信號端子具 有不同的電氣特性,也因此需要以_對_型態被連接至對 應之該?丨線16。然而,該電源/地線端子(特別是該地線端子) 擁有相同的電軋特性’也因此沒有必要以一對一型態被連 接至對應之該引線16。換言之,如果該銲線22在各該引線 16上的打線位置空間足夠的話,也可以將兩個或者更多的 電源/地線端子同時連接至一該引線16。 然而,就習知技藝的現況而言,該半導體元件21之各 該電極端子21a,在絕大部分的情形下,皆以一對一型態被 連接至對應之該引線16,如第lc圖所示,因為近來對高出 腳數ΐ之需求使各條引線之引線寬度和排列高度被壓縮, 致使各該引線的打線位置受限。 在上述習知技藝中,打線是在封裝(半導體裝置)製程中 完成的’其中該半導體元件之各該電極端子以一對一型態 被連接至對應之該引線。因此,產生下列問題:在該半導 體元件之该電極端子包括複數個電源/地線端子時,需要為 該電源/地線端子準備相同數量的引線,也因此,可供該信 號知子使用之該引線的數量被相對地減少。 另外’目前在32位元中央處理器及其他諸如此類的半 導體元件中’電源/地線端子的數量約佔外部端子之總數的 百刀之3G到4G(亦即,㈣端子的數量約佔百分之剩則。 匕丨月$下,如果#號端子所能夠使用的引線數量 =於半導體兀件所需的引線數量,則需要增加引線的數 ^為達此目的,各該引線的引線寬度和排列高度需要 壓縮,否則引線架(也因此包括整個封裝)的尺寸在各該引線 之引線寬度等維持不變的情況下就必須加大。然而,各該 丨、水之引、、泉I度等的壓縮工程在技術面(引線架之圖案製 作所涉及的_、沖壓等)有其困難度。另—方面,增加引 線架之尺寸的做法會使材料成本增加。 再者,雖然半導體元件之各該電極端子以一對一型態 被連接至料架之職引線,鐾於#前的技術引線寬 度及排列高度因為出腳數量的增加而做得越來越狹窄),打 線位置的自由度因為各該引線之打線位置的限制而變得很 低。這會造成打線困難。 【日月内1 發明概要 本發明的目的之-是要提供一種引線架及製造該引線 架之方法#巾该引線架可以藉由減少連接至電源/地線端 子之引線的數量來縮小封裝尺寸,而且可以在具有複數個 電源/地線端子之半導體元件被钱於弓丨線架上時,增加打 線位置的自由度。 為達成上述目的,本發明之第—態樣提供一引線架, 包括:-晶粒座,用以安裝一半導體元件;複數條引線, 佈署於表後將脫離成為S亥晶粒座之半導體裝置的區域週 200405535 邊;一電源/地線端子傳導部分,用以至少部分地將該晶粒 座包圍於一介於該晶粒座和對應該晶粒座之該複數條引線 之間的區域,其中該晶粒座、該複數條引線以及該電源/地 線端子傳導部分由一黏合膠帶支撐。 5 根據該第一態樣之引線架的構造,除了正常引線架的 構造(一晶粒座和複數條對應該晶粒座之引線)以外,該電源 /地線端子傳導部分被做成至少部分包圍該晶粒座。因此, 該傳導部分可以做為該電源/地線端子之專用引線。 詳言之,在具有複數個電源/地線端子之半導體元件被 ίο安裝於該引線架上時,如果該傳導部分被連接至該複數條 引線中專供該電源/地線端子使用之引線,則藉由將各該電 源/地線端子連接至該傳導部分,該半導體元件之各該電源 /地線端子可以被連接至專供該電源/地線端子使用之該共 用引線,而非如習知技藝一般,將各該電源/地線端子以一 15 對一型態連接至對應之該引線。換言之,連接至該半導體 元件之該電源/地線端子的引線數量可以減少到一條的最 低極限。這可以免除一直以來對專供該電源/地線端子使用 之該引線的大量需求。因此,封裝(半導體裝置)的尺寸可以 一相當於不再需要之引線數量的幅度被縮小。 20 再者,該傳導部分被做成至少部分包圍該晶粒座(亦即 在一相對寬的區域之上)。因此,在封裝(半導體裝置)過程 中執行打線時,可確保該傳導部分之打線位置具有充裕的 空間,進而增進打線位置的自由度。 另外,本發明之第二態樣提供一引線架,包括:複數 9 200405535 5 10 15 20 條引線,佈署於一最後將脫離 ^ 成為一半導體元件安裝區域 之牛V體4置的區域週邊; 八, 及一電源/地線端子傳導部 二Γ部分地將該半導體元件絲區域之-週邊包 女衣區域和對應該半導體元件安 域之戎複數條引線之間的 文 及該電源/地線端子傳導部分由1合膠條引線以 第二態樣之引線架的構造,如上述第一樣態之 纽線端子傳導部分被做成至少部分包圍該 n讀㈣。^’連接域半導體元件之該電 源/地線料㈣綠量,可叫由㈣料料做為該電 源/地線端子之專用引_方式減少。因此,封裝(半導體裝 置)的尺寸可以縮小,而打線位置的自由度也可以提升。 另外,本發明在另—態樣中提供-製造引線架之方 法’包括下列步驟:以蝕刻或沖壓一金屬板來形成一底座, 其中後數個單元底座互相連結,並具有—晶粒座、複數條 對Ha粒座之引線,以及_供安裝於該晶粒座上之半導 體元件使用的電源/地線端子傳導部分,該傳導部分至少部 分地將該晶粒座包圍於一介於該晶粒座和該複數條引線之 間的區域,並被連結至該晶粒座;在該底座表面上一連結 該傳導部分和該晶粒座之部分形成一凹面部;在該底座表 面上形成該凹面部之處加上黏合膠帶;以及將該底座上形 成該凹面部的部分切割下來。 另外,根據本發明又一態樣,一製造引線架之方法, 包括下列步驟:以蝕刻或沖壓一金屬板來形成一底座,其
10 200405535 中複數個單元底座互相連結,並具有一半導體元件安裝區 ' 域、複數條對應該半導體元件安裝區域之引線,以及一供 · 安裝於該半導體元件安裝區域上之半導體元件使用的電源 /地線端子傳導部分,該傳導部分至少部分地將該半導體元 · 5件安裝區域包圍於一介於該半導體元件安裝區域和該複數 條引線之間的區域,並被連結至該複數條引線中至少一條 引線,在該底座表面上一連結該傳導部分和該至少一條引 線之部分形成一凹面部;在該底座表面上形成該凹面部之 處加上黏合膠帶;以及將該底座上形成該凹面部的部分切 鲁 1〇 割下來。 圖式簡單說明 第la至lc圖例示一習知引線架以及使用該引線架之半 導體裝置的構造; 第2a和2b圖例示根據本發明一第丨實施例做成之引線 15 架的構造; 第3圖為一平面圖,示範一製造第2a和2b圖中之該引線 架的方法; 鲁 第4a至4d圖為橫斷面圖,顯示在第3圖中之方法之後所 採行的步驟; 20 第5&至5〇圖為橫斷面圖,示範另一製造第2a和2b圖中 · 之遠引線架的(部分)方法; , 第6a和6b圖顯示一使用第2a和2b圖中之該引線架的半 導體裝置; 第7a和7b圖例示根據本發明一第2實施例做成之引線 11 200405535 架的構造; 第8圖為一平面圖,示範一製造第7a和7b圖中之該引線 架的(部分)方法; 第9a和9b圖顯示一使用第7a和7b圖中之該引線架的半 5 導體裝置; 第10 a和10 b圖例示根據本發明一第3實施例做成之引 線架的構造; 第11圖為一平面圖,示範一製造第10a和10b圖中之該 引線架的(部分)方法; 10 第12a和12b圖例示根據本發明一第4實施例做成之引 線架的構造, 第13圖為一平面圖,示範一製造第12a和12b圖中之該 引線架的(部分)方法; 第14a和14b圖顯示一使用第12a和12b圖中之該引線架 15 的半導體裝置; 第15a和15b圖例示根據本發明一第5實施例做成之引 線架的構造, 第16圖為一平面圖,示範一製造第15a和15b圖中之該 引線架的(部分)方法;以及 20 第17a和17b圖顯示一使用第15a和15b圖中之該引線架 的半導體裝置。 【實施方式3 較佳實施例說明 第2 a和2 b圖概略顯示一根據本發明一第1實施例做成 12 200405535 之使用於無引線封裝,如QFN封裝之引線架 一 些圖示中,第2a圖顯示該引線架之部份構造的=在这 弟2b圖則顯示第2a圖線條A-A’範圍φ + ^ 、 °而 結構。 X引線架的橫斷面 ίο 15 20 在第2a和_中’參閱數物代表該帶狀 部份(相當於最後將脫離成為獨立之半導體穿、、木的 引線架基本上係由-藉由姓刻或沖壓:置的區域)°該 的底肺構成。在此-底細中,參_=2=錄成 矩形之晶粒座,該晶粒座對應至各個待安裝之半=接近 (晶片”而參閱數字33則代表複數條引線(:這此:體= 示之範例中共有珊引線),該複數條弓丨線被_^戶= 戎晶粒座32。如第2a® _,各利物分㈣—梳子型 態從該晶粒座32向外延伸,並佈署於—最後將脫離成L為一 半導體裝置的區域週邊。各該引線33包括一内弓丨線邙二 該内引線部分被電性連接至-待絲之铸體元件2極 端子(一信號端子或電源/地線端子),以及_外5丨線部分(外 部連接端子),該外弓丨線部分被電性連接至_安裝板如主機 板之架線。再者,雖然沒有特卿示於第2^2b圖中,各 該對應至該晶粒座3 2之引線3 3皆透過—框架部分⑷&圖 中以參閱數字12代表之部分),連接至—對應至相鄰晶粒座 之引線,或連接至最外圍之框架部分(第1&圖中以參閱數字 11代表之部分)。 參閱數字34代表本發明之特徵所在的電源/地線端子 傳導部分。該料部分遍—單環料沿《粒座32形成 13 200405535 5 於-介於該晶粒座3 2和對應該晶粒座3 2之該複數條引線幻 之間的區域。如第2a圖所示,該環狀傳導部分^被連接至 該32條引線中之供電源/地線端子使用的引線33(p/G),並由 7支從該框架部分(第la圖中以參閱數字丨丨和^代表2部 分)之四個角落延伸出來的支撐條35支撐。換言之形成於 各該晶粒座32四狀各該傳導部分34,透财對應 支撐條35和該框架部分,互相連結(連接)。 一金屬薄膜36形成於該底座31之整個表面上 人 10 膝帶37附著於該底座31之絲(第_所以範例中= 部表面)。該黏合膠帶37之附著(膠黏)的執行基本上是一種 對策,以避免密封樹脂在後續階段所進行 = 製模(塑膠製模)期間,職至該底座之底側(亦二‘S,,)。; 再者,該黏合膠帶37具有下列魏:切該晶粒座32、該 引線33、該傳導部分34 ’以及該支撐條3埃該框架部分; 15 支撐該晶㈣32,时倾料料34分離後之該晶粒座 32 ’在介於該晶粒座32和該料部分34之_連結部分(本 實施例中有4個部分)於後述之則丨_ 3 Q製造過程中被切 斷時,不至於脫落;以及支撐各該引線33 ,以便與該框架 20 部分分離後之該引線33 ’在各該引線33之__預設部分被切 斷時,不至於脫落。 參閱數字38代表-以半姓刻方式形成之凹面部,如下 文所述。連結該晶粒座32和該傳導部分34之部分(共有4個 部分)為該凹面部38所形成之位置,如下文所述。 接下來’製造本貫施例之該引線架%的方法將參照依 14 200405535 序顯示該方法之步驟的第3圖和第如至如圖說明如下。請注 意’第如至如圖戶斤顯示的是第3圖線條A-A,範圍中的橫斷面 結構。 育先’在第1步驟(第3圖)中,一金屬板被钱刻或沖壓以 5 形成該底座31。 如概略顯示於第3圖之上半段,欲形成之該底座Η的結 構具有複數偏矩陣型式互相連結之單元底前刚,各該 單元底座被分配至各該待安裝之半導體元件。在各該單元 底座UFMt,如概略顯示之部分(影線所*之部分),除第3 ίο圖之下半ί又中的單元底座UFM週邊之框架部分,該電源/地 線立而子傳^卩刀34以-單環形式沿該晶粒座形成於一介 於該晶粒座32和對應之該引線33之間的區域。該傳導部分 34被連接至供该電源/地線端子使用之該引線33(卩犯),由四 支從該框架部分之四個角落延伸出來的該四支支撐條35支 15撐,並在四個位置(第3圖中以R1至R4表示之圓圈所指的部 分)上被進一步連接至該晶粒座32。 另外,該金屬板之材料可以是,比方說,銅(Cu)、銅 合金、鐵鎳(Fe-Ni)、鐵鎳合金或其他諸如此類。再者,該 金屬板(底座31)的厚度被設定為大約2〇〇微米。 20 在下一步驟(第4a圖)中,該凹面部38在該底座31之一表 面(第4a圖所示之範例的底部表面)上的預設部分,以半餘刻 方式被形成。 在第3圖所示之構造中連結該環狀傳導部分3 4和該晶 粒座32的該四個部分ri至R4被選定為上述預設部分(該凹 15 200405535 面部38所形成之位置)。 · 半蝕刻可以,比方說,在該底座31之除該預設部分外 - 的整個表面被覆上光罩(圖中未示)後,以濕式蝕刻進行。雖 然該凹面部38在本方法中是以半蝕刻形成,該凹面部38亦 · 5 可以壓平機做成。該凹面部38之深度約為160微米。 ~ 在下一步驟(第4b圖)中,該金屬薄膜36藉由在該底座31 之包括形成其中之該凹面部38的整個表面上進行電解電鐵 之方式被形成。 舉例來說,該底座31之表面以鎳(Ni)電鍍,並將該底座 鲁 10 31做為一電氣供應層,以改善附著力。然後,該鎳層再以 鈀(Pd)電鑛,以強化傳導性。接下來,該鈀層以電金(Au) 電鍍,進而形成該金屬薄膜(Ni/pd/Au)36。 雖然該金屬薄膜36在本實施例中係形成於該引線架之 製造過程(第4b圖之製程)中,該金屬薄膜不一定要在此一階 15段中形成,它可以留到後來的階段再成形。比方說,在封 裝(半導體裝置)製程中執行完製模(塑膠製模)後,可利用無 電電錢、印刷處理或其他類似技術,在該引線之未被該密 · 封樹脂包覆的部分形成一銲錫薄膜(金屬薄膜)。 在下一步驟(第4c圖)中,以環氧樹脂、聚醯亞胺樹脂或 2〇其他諸如此類做成之該黏合膠帶顺黏合至該底座Η之表 · 面(第4c圖所不之範例的底部表面)上形成該凹面音㈣之處。 在最後步驟(第爛)中,形成該凹面部38之部分,亦即 連…亥曰曰粒座3 2和該環狀傳導部分3 4之部分(第3圖中以Ra 至表不之#分)被切割,使該等部分沖壓出一印模(衝床) 16 200405535 或一刀片BL。本實施例之該引線架30(第2a和2b圖)即是以 上述方法製成的。 雖然該底座31之形成(第3圖)以及該凹面部38之形成 (第4a圖)在上述實施例中是在該引線架30之製造方法中透 5過不同步驟完成,這兩種構件之形成也可以在同,梦驟中 完成。此種製造方法例示於第5a至5c圖。 在第5a至5c圖所示之方法中,首先,蝕刻光陴被塗覆 於一金屬板MP(如銅或銅合金做成之板)的兩側表面。然 後,該兩側表面上之該光阻分別以具有預設之圖案的光罩 10 (圖中未示)執行圖案製作,進而形成光阻圖案RP1和RP2(第 5a圖)。 在此一情形下,對位在上表面(半導體元件所安裝之表 面)之該光阻RP1而言,該光阻被圖案化,以便該金屬板MP 之對應該晶粒座32、該弓丨線33、該傳導部分34、該支撐條 15 35、連結該傳導部分34和該晶粒座32之該等部分R1sR4, 以及連結該傳導部分34和供該電源/地線端子使用之該引 線33(P/G)的該等部分之所有區域皆包含在内。另一方面, 對位在下表面之該光阻RP2而言,該光阻被圖案化 ,以便涵 盍與位在上表面之該光阻Rpi相同的區域,並使對應至該凹 20 面部38之區域曝光。 遠金屬板兩側|面以此方式加上該光阻圖案 RP1和RP2後,示於第3圖下半段中之該底座31的形成以及 該凹面部38的形成,藉由雙面同時姓刻(如濕式姓刻)被同時 執行(第5b圖)。 17 再者’該蝕刻光阻(RP1和RP2)被移除以完成具有妒第 如圖所不之結構的該底座31(第5c圖)。接下來的步驟與第4b 圖及接續之圖示所示者相同。 根據第5a至5C圖所示之方法,該底座31的形成以反该 凹面部38的形成是以單一步驟完成的。因此,它簡化上述 實施例(第2a、2b、3以及4a至4d圖)所使用之製程。 第6a和6b圖概略顯示一具有一qFN封裝結構並以上述 實施例之該引線架30製成之半導體裝置的範例。第6a_顯 示半導體裝置4〇之橫斷面構造,而第6b圖則顯示該構造在 封裝製程中執行完打線步驟後的頂視圖。 在示於第6a和6b圖之該半導體裝置40中,參閱數孚41 代表一設置於該晶粒座32上之半導體元件(晶片)、參閱麩孚 42及42(P/G)代表銲線,各該銲線將該半導體元件41之备該 電極端子(一信號端子或電源/地線端子)連接至對應之該弓丨 線33或該環狀傳導部分34,而參閱數字43則代表用以保護 該半導體元件41、該銲線42、42(P/G)以及其他類似物之密 封樹脂。 製造該半導體裝置40(QFN封裝)之方法與習知技藝戶斤 使用之方法相同’因此此處將省略其詳細說明。製造該半 導體裝置40(QFN封裝)之方法,基本上包括將該半導體元件 41設置於該引線架3〇之各該晶粒座32(黏晶);將該半導體元 件41之各該電極端子以該銲線42或42(P/G)電性連接至對應 之該引線33或該環狀傳導部分34 (打線);以該密封樹脂黏 合各該半導體元件41、該銲線42和42(P/G)以及其他類似物 200405535 (集體製模或單獨製模);以及在剝除該黏合膠帶37後以一切 砉1J器或堵如此類分割各個封裝之引線架(底座31)(切割)。 如上所述,根據第1實施例做成之該引線架30(第2a和 2b圖)的構造,該電源/地線端子傳導部分34以一單環形式沿 5 該晶粒座32形成,且該傳導部分34被連接至該32條引線33 中之專供該電源/地線端子使用的引線33(P/G)。因此,在具 有複數個電源/地線端子之半導體元件41(第6a和6b圖)被安 裝於該引線架上時,藉由將各該電源/地線端子連接至該環 狀傳導部分34,該半導體元件41之各該電源/地線端子可以 10被連接至專供該電源/地線端子使用之該共用引線 33(P/G) ’而非如習知技藝一般,將各該電源/地線端子以一 對一型態連接至對應之該引線。 15 20
換言之’連接至該待安裝半導體元件41之該電源/地線 鳊子的引線數量可以減少到一條(該引線33(?/(3))的最低極 限。沒可以免除一直以來對專供該電源/地線端子使用之該 引線的大S需纟。因此,縣(該半導體裝置4G)的尺寸可以
一相當於不再需要之引線數量的幅度被縮小。 再者-亥傳$ 分34以_單環形式沿該晶粒座32形成 (亦即在-相對寬的區域之上)。因此,在封裝(該半導體裝 置40)過g中執仃打線時’可確保該傳導部分料之打線位置 具有充裕的空間,進而増進打線位置的自由度。 另外由於°亥電源/地線端子傳導部分34係以一單環形 該晶粒座32形成,故操作電流可以保持-致。 第7a和7b圖概略顧一 …、貝7F ~根據本發明一第2實施例做成 19 200405535 之使用於無引線封裝,如QFN封裝之引線架的構造。第7a 圖以平面圖顯示該引線架之部份構造(一對應至最後將脫 離成為一獨立半導體裝置之區域的部分),而第几圖則顯示 第7a圖線條A-A’範圍中之該引線架的橫斷面結構。 5 根據本實施例做成之引線架30a與根據第1實施例做成 之5亥引線架30(第2a至2b圖)之不同處基本上在於,支撐該環 狀傳導部分3之該四條支撐條35在本實施例中沒有提供,另 外,该傳導部分34並未被連結(連接)至供該電源/地線端子 使用之該引線33(P/G)。其他零件與第i實施例所使用之零件 1〇相同,故此處將省略其說明。 同樣地,製造該引線架30a之方法基本上與第3和乜至 4d圖中所示之製程或者第兄至兄圖中所示之製程相同,故 此處將省略其詳細說明。請注意,由於上述構造上之差異, 在第8圖所示之第2實施例中,底座31a之圖案形狀是不同 15的。咩5之,在該底座31&之各該單元底座UFM中,該傳導 部分34係以一單環形式沿該晶粒座32形成於一介於該晶粒 座32和該引線33之間的區域。該傳導部分料在四個位置(本 圖中以R11至R14表示之圓圈所指的部分)上被連接至該晶 粒座32’並在四個位置(本圖中以尺^至尺“表示之圓圈所指 20的部分)上被連接至四條該引線33(其中一者為供該電源/地 線端子使用之該引線33(P/G))。再者,該凹面部38被形成於 這8個部分R11至Ri8(第8圖)所在之處,且這些部分最後被 切割。 第9a和9b圖概略顯示一具有一 (^^封裝結構並以第2 20 200405535 貝加例之该引線架30a製成的半導體裝置範例。第9a圖顯示 半導體裝置40a之橫斷面構造,而第%圖則顯示該構造在封 裝製程中執行完打線步驟後的頂視圖。在這些圖示中,參 閱數子41代表一半導體元件(晶片)、蒼閱數字42及42(P/G) 5代表銲線,而參閱數字43則代表密封樹脂。如這些圖示所 示,該傳導部分34藉由該銲線42(P/G)被電性連接至供該電 源/地線端子使用之該引線33(P/G)。 根據第2實施例做成之該引線架30a(第乃和几圖)的構 造除具有上述第1實施例所獲得之效果外,還擁有一項優 10 點’亦即,可以在省去該四支支撐條35不用所增加的空間 另外添加複數條該引線33(第7a和7b圖中共有四條該引 線)。這有助於出腳數量之增加。 雖然在上述第1和第2實施例中所做的說明係將該電源 /地線端子傳導部分34以一單環形式沿該晶粒座32形成 的,該傳導部分34之形狀並不限於環狀。簡言之,該傳導 部分34只要能夠至少部分地將該晶粒座32包圍於一介於該 晶粒座32和該引線33之間的區域,即告足已。範例之一顯 不於第10a和l〇b圖。 第10a和l〇b圖概略顯示一根據本發明一第3實施例做 2〇 成之使用於無引線封裝,如QFN封裝之引線架的構造。第 l〇a圖顯示該引線架之部份構造(一對應至最後將脫離成為 一獨立半導體裝置之區域的部分),而第l〇b圖則顯示第l〇a 圖線條A-A,範圍中之該引線架的橫斷面結構。 根據本實施例做成之引線架3此與根據第1實施例做成 21 9'轉 之該引線架30(第2a至2b圖)之不同處基本上在於 ’該傳導部 分34部分包圍該晶㈣32,且該傳導部分%並未被連結(連 接)至供該電源/地線端子使用之該引線^斤犯)。其他零件 與第1貝施例所使用之零件相同,故此處將省略其說明。 5 同樣地’製造該引線架30b之方法基本上與第3和4a至 4d圖中所示之製程或者第化至允圖中所示之製程相同,故 此處將省略其詳細說明。請注意,由於上述構造上之差異, 在第11圖所示之第3實施例中,底座31b之圖案形狀是不同 的。詳言之,在該底座3ib之各該單元底座^^…中,該傳導 10 σ卩刀34至夕α卩分地將該晶粒座32包圍於一介於該晶粒座32 和该引線33之間的區域。該傳導部分34在四個位置(本圖中 以R21至R24表示之圓圈所指的部分)上被連接至該晶粒座 32。再者,该凹面部38被形成於這4個部分R21至R24(第11 圖)所在之處,且這些部分最後被切割。 15 雖然在上述第1和第2實施例中所做的說明係將該電源 /地線端子傳導部分34以一單環形式沿該晶粒座32形成 的,專供電源端子使用之傳導部分與專供地線端子使用之 傳導部分可以分別形成(以雙環形式)。範例之一顯示於第 12a 和 12b 圖。 20 第丨2&和1213圖概略顯示一根據本發明一第4實施例做 成之使用於無引線封裝,如QFN封裝之引線架的構造。第 12a圖顯示該引線架之部份構造(~對應至最後將脫離成為 一獨立半導體裝置之區域的部分)的頂視圖,而第12b圖則 顯示第12a圖線條A-A’範圍中之該引線架的橫斷面結構。 22 200405535 根據本實施例做成之引線架30c與根據第1實施例做成 之该引線架30(第2a至2b圖)之不同處基本上在於,一環狀傳 導部分34P(供電源端子使用)被進一步形成於一由四支該支 撐條35支撐之環狀傳導部分34(}(供地線端子使用)之中,且 5該傳導部分34P和34G之中沒有任一者被連結(連接)至任一 供該電源端子使用之該引線33(P)以及供該地線端子使用之 該引線33(G)。其他零件與第1實施例所使之零件相同,故 此處將省略其說明。 同樣地,製造該引線架30c之方法基本上與第3和4a至 10 4d圖中所示之製程或者第允至殳圖中所示之製程相同,故 此處將省略其詳細說明。請注意,由於上述構造上之差異, 在第13圖所示之第4實施例中,底座31c之圖案形狀是不同 的。詳言之,在該底座31c之各該單元底座UFM中,該傳導 部分34P和34G係以雙環形式沿該晶粒座32形成於一介於該 15晶粒座32和該引線33之間的區域。供電源端子使用之該傳 導部分34P在四個位置(本圖中以R31至R34表示之圓圈所指 的部分)上被連接至該晶粒座32,而供地線端子使用之該傳 導部分34G則在四個位置(本圖中以R35至R38表示之圓圈 所指的部分)上被連接至供電源端子使用之該傳導部分 20 34P。再者,該凹面部38被形成於這8個部分R31至R38(第13 圖)所在之處,且這些部分最後被切割。 第14a和14b圖概略顯示一具有一QFN封裝結構並以第 4實施例之該引線架30c製成之半導體裝置的範例。第14a圖 顯示半導體裝置40c之橫斷面構造,而第14b圖則顯示該構 23 ^405535 造在封裝製程中執行完打線步驟後的頂視圖。在這些圖示 中,參閱數字41代表一半導體元件(晶片)、參閱數字42、42(1>) 及42(G)代表銲線,而參閱數字43則代表密封樹脂。如這些 圖示所示,該傳導部分34P藉由該銲線42(p)被電性連接至 5供該電源端子使用之該引線33(P),而該傳導部分34G則藉 由該銲線42(G)被電性連接至供該地線端子使用之該引線 33(G) 〇 在上述第1至第4實施例中所做的說明係將供半導體元 件安裝之該晶粒座32限定於引線架上。然而,在引線架中, 10有些引線架的形態並沒有限定該晶粒座。範例之一顯示於 第15a和15b圖。 第15a和15b圖概略顯示一根據本發明一第5實施例做 成之使用於無引線封裝,如QFN封裝之引線架的構造。第 15a圖顯示该引線架之部份構造(一對應至最後將脫離成為 15 一獨立半導體裝置之區域的部分)的頂視圖,而第15b圖則 顯示第15a圖線條A-A’範圍中之該引線架的橫斷面結構。 根據本實施例做成之引線架3〇d與根據第1實施例做成 之該引線架30(第2a至2b圖)之不同處基本上在於,一半導體 元件安裝區域MR被限定以取代該晶粒座32,且支撐該環狀 20傳導部分34之該四支支撐條35並沒有被提供。其他零件與 第1實施例所使之零件相同,故此處將省略其說明。 同樣地,製造該引線架3〇d之方法基本上與第3和4a至 4d圖中所示之製程或者第5a至5c圖中所示之製程相同,故 此處將省略其詳細說明。請注意,由於上述構造上之差異, 24 200405535 在第16圖所示之第5實施例中,底座31d之圖案形狀是不同 的。詳言之,在該底座31d之各該單元底座UFM中,該傳導 部分34係以一單環形式沿一半導體元件安裝區域MR形成 於一介於該半導體元件安裝區域MR和該引線33之間的區 5 域。該傳導部分34在四個部分上被連接至該引線33。再者, 該凹面部38被形成於這四個部分(第16圖)中的三個部分(本 圖中以R41至R43表示之圓圈所指的部分)所在之處,且這三 個部分最後被切割。 第17a和17b圖概略顯示一具有一QFN封裝結構並以第 10 5實施例之該引線架30d製成之半導體裝置的範例。第17a圖 顯示半導體裝置40d之橫斷面構造,而第i7b圖則顯示該構 造在封裝製程中執行完打線步驟後的頂視圖。在這些圖示 中,參閱數字41代表一半導體元件(晶片)、參閱數字42和 42(P/G)代表銲線,而參閱數字43則代表密封樹脂。 15 根據第5實施例做成之該引線架30d(第15a和15b圖)的 構造,可獲得與第2實施例(第7a和7b圖)所達成者相同的效 果換cr之’除弟1貫施例所獲得之效果外,還可以在省去 該支樓條35不用所增加的空間另外添加該引線33。 雖然弟1至第5實施例已分別說明如上,熟習此項技蔽 2〇之人士應明白,各該實施例皆可適當修飾或與其他實施例 合併使用。 【圖式簡單說明】 第la至lc圖例示一習知引線架以及使用該引線架之半 導體裝置的構造; 25 200405535 第2a和2b圖例示根據本發明一第丨實施例做成之引線 架的構造; 第3圖為一平面圖,示範一製造第仏和%圖中之該引線 架的方法; 5 第如至401圖為橫斷面圖,顯示在第3圖中之方法之後所 採行的步驟; 第5a至5c圖為橫斷面圖,示範另一製造第仏和沘圖中 之該引線架的(部分)方法; 第6a和6b圖顯示一使用第2a和2b圖中之該引線架的半 10 導體裝置; 第7a和7b圖例示根據本發明一第2實施例做成之引線 架的構造; 第8圖為一平面圖,示範一製造第〜和几圖中之該引線 架的(部分)方法; 15 第知和%圖顯示一使用第7a和7b圖中之該引線架的半 導體裝置; 第l〇a和1 〇b圖例示根據本發明一第3實施例做成之引 線架的構造; 圖為平面圖,示範一製造第1 〇a和1 〇b圖中之該 20引線架的(部分)方法; ^ 第12a和12b圖例示根據本發明一第4實施例做成之引 線架的構造; 第13圖為一平面圖,示範一製造第12a和12b圖中之該 引線架的(部分)方法; 人 26 S4.S, 200405535 第14a和14b圖顯示一使用第12a和12b圖中之該引線架 的半導體裝置; 第15a和15b圖例示根據本發明一第5實施例做成之引 線架的構造, 5 第16圖為一平面圖,示範一製造第15a和15b圖中之該 引線架的(部分)方法;以及 第17a和17b圖顯示一使用第15a和15b圖中之該引線架 的半導體裝置。 【圖式之主要元件代表符號表】 10、30、30a、30b、30c、30d 22、42、42(P)、42(G).··銲線 ...引線架 23、43…密封樹脂 11...外框 3卜 31&、3比、31(:、31(1...底座 12...内框 34、34P、34G…電源/地線端 13...導孔 子傳導部分 14、32…矩形晶粒座 36...金屬薄膜 15、35...支撐條 37...黏合膠帶 16、33、33(P)、33(G)··.引線 38···凹面部 16a...内引線部分 MP...金屬板 16b...外引線部分 MR...安裝區域 20、40、40a、40c、40d RP1、RP2...光阻圖案 …半導體裝置 UFM…單元底座 21、41…半導體元件 21a...電極端子 27
Claims (1)
- 405535 拾、申請專利範圍: h 一種引線架,包括·· 一晶粒座,用以安裝一半導體元件; 複數條引線,佈署於一最後將脫離成為該晶粒座之 半導體裝置的區域週邊; 一電源/地線端子傳導部分,用以至少部分地將該 晶粒座包圍於一介於該晶粒座和對應該晶粒座之該複 數條?丨線之間的區域, 其中該晶粒座、該複數條引線以及該電源/地線端 子傳導部分由一黏合膠帶支撐。 2·如申印專利範圍第丨項之弓丨線架,進一步包括複數條連 紇至该電源/地線端子傳導部分之支撐條,其中該複數 條支撐條由該黏合膠帶支撐,並延伸至最後將脫離成為 一半導體裝置之區域的週邊。 3·如申明專利乾圍第2項之弓丨線架,纟中複數條該引線被 另外添加於該支撐條原先所佔據之空間,以取代該支撐 條。 申明專第1項之引線架,其中該電源/地線端子 一單環形式沿對應之該晶粒座形成。 中該電源/地線端子 晶粒座一次兩個地6·如申請專利範圍第1項才·, · 傳導部分部分包圍對應 28 200405535 7. 如申請專利範圍第1項之引線架,其中該電源/地線端子 傳導部分被連接至該複數條引線中至少一條引線。 8. —種引線架,包括: 複數條引線,佈署於一最後將脫離成為一半導體元 5 件安裝區域之半導體裝置的區域週邊;以及 一電源/地線端子傳導部分,用以至少部分地將該 半導體元件安裝區域之一週邊包圍於一介於該半導體 元件安裝區域和對應該半導體元件安裝區域之該複數 條引線之間的區域’ 10 其中該複數條引線以及該電源/地線端子傳導部分 由一黏合膠帶支撐。 9. 如申請專利範圍第8項之引線架,進一步包括複數條連 結至該電源/地線端子傳導部分之支撐條,其中該複數 條支撐條由該黏合膠帶支撐,並延伸至最後將脫離成為 15 一半導體裝置之區域的週邊。 10. 如申請專利範圍第9項之引線架,其中複數條該引線被 另外添加於該支撐條原先所佔據之空間,以取代該支撐 條。 11. 如申請專利範圍第8項之引線架,其中該電源/地線端子 20 傳導部分以一單環形式沿對應之該半導體元件安裝區 域形成。 12. 如申請專利範圍第8項之引線架,其中,該電源/地線端 子傳導部分以一單環形式沿對應之該半導體元件安裝 區域一次兩個地形成。 29 200405535 13. 如申請專利範圍第8項之引線架,其中該電源/地線端子 傳導部分包圍對應之該半導體元件安裝區域。 14. 如申請專利範圍第8項之引線架,其中該電源/地線端子 傳導部分被連接至該複數條引線中至少一條引線。 5 15· 一種製造引線架之方法,包括下列步驟: ’ 以蝕刻或沖壓一金屬板來形成一底座,其中複數個 單元底座互相連結,並具有一晶粒座、複數條對應該晶 粒座之引線,以及一供安裝於該晶粒座上之半導體元件 使用的電源/地線端子傳導部分,該傳導部分至少部分 _ 10 地將該晶粒座包圍於一介於該晶粒座和該複數條引線 之間的區域,並被連結至該晶粒座; 在該底座表面上一連結該傳導部分和該晶粒座之 部分形成一凹面部; 在該底座表面上形成該凹面部之處加上黏合膠 15 帶;以及 〆 將該底座上形成該凹面部的部分切割下來。 16·如申請專利範圍第15項之方法,進一步包括在形成凹面 鲁 部之步驟與加上黏合膠帶之步驟之間,將—金屬薄膜來 成於該底座之整個表面上。 20 17·一種製造引線架之方法,包括下列步驟: · 以光阻同時蝕刻一金屬板之兩側表面來形成一底 · 座,泫光阻以一預設之形狀為該金屬板之各該表面執行 圖案製作,其中複數個單元底座互相連結,並具有一晶 粒座、複數條對應5亥晶粒座之引線,以及_供安裝於兮 30 200405535 晶粒座上之半導體元件使用的電源/地線端子傳導部 分,該傳導部分至少部分地將該晶粒座包圍於一介於該 晶粒座和該複數條引線之間的區域,並被連結至該晶粒 座,並在該底座表面上一連結該傳導部分和該晶粒座之 5 部分同時形成一凹面部; 在該底座表面上形成該凹面部之處加上黏合膠 帶;以及 將該底座上形成該凹面部的部分切割下來。 18·如申請專利範圍第17項之方法,進一步包括在形成凹面 10 部之步驟與加上黏合膠帶之步驟之間,將一金屬薄膜形 成於該底座之整個表面上。 19. 一種製造引線架之方法,包括下列步驟: 以餘刻或沖壓一金屬板來形成一底座,其中複數個 單元底座互相連結,並具有一半導體元件安裝區域、複 15 數條對應該半導體元件安裝區域之引線,以及一供安裝 於該半導體元件安裝區域上之半導體元件使用的電源/ 地線端子傳導部分,該傳導部分至少部分地將該半導體 元件安裝區域包圍於一介於該半導體元件安裝區域和 該複數條引線之間的區域,並被連結至該複數條引線中 20 至少一條引線; 在該底座表面上一連結該傳導部分和該至少一條 引線之部分形成一凹面部; 在該底座表面上形成該凹面部之處加上黏合膠 帶;以及 31 200405535 將該底座上形成該凹面部的部分切割下來。 20.如申請專利範圍第19項之方法,進一步包括在形成凹面 部之步驟與加上黏合膠帶之步驟之間,將一金屬薄膜形 成於該底座之整個表面上。 5 21. —種製造引線架之方法,包括下列步驟: 以光阻同時#刻一金屬板之兩側表面來形成一底 座,該光阻以一預設之形狀為該金屬板之各該表面執行 圖案製作,其中複數個單元底座互相連結,並具有一半 導體元件安裝區域、複數條對應該半導體元件安裝區域 10 之引線,以及一供安裝於該半導體元件安裝區域上之半 導體元件使用的電源/地線端子傳導部分,該傳導部分 至少部分地將該半導體元件安裝區域包圍於一介於該 半導體元件安裝區域和該複數條引線之間的區域,並被 連結至該複數條引線中至少一條引線,並在該底座表面 15 上一連結該傳導部分和該至少一條引線之部分同時形 成一凹面部; 在該底座表面上形成該凹面部之處加上黏合膠 帶;以及 將該底座上形成該凹面部的部分切割下來。 20 22·如申請專利範圍第21項之方法,進一步包括在形成凹面 部之步驟與加上黏合膠帶之步驟之間,將一金屬薄膜形 成於該底座之整個表面上。 32
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002228661A JP2004071801A (ja) | 2002-08-06 | 2002-08-06 | リードフレーム及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
TW200405535A true TW200405535A (en) | 2004-04-01 |
Family
ID=32015290
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW092121272A TW200405535A (en) | 2002-08-06 | 2003-08-04 | Lead frame and method of manufacturing the same |
Country Status (5)
Country | Link |
---|---|
US (1) | US20040070056A1 (zh) |
JP (1) | JP2004071801A (zh) |
KR (1) | KR20040026130A (zh) |
CN (1) | CN1481019A (zh) |
TW (1) | TW200405535A (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI623076B (zh) * | 2016-11-02 | 2018-05-01 | 復盛精密工業股份有限公司 | 導線架製作方法 |
Families Citing this family (32)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005191342A (ja) * | 2003-12-26 | 2005-07-14 | Renesas Technology Corp | 半導体装置およびその製造方法 |
US7060536B2 (en) * | 2004-05-13 | 2006-06-13 | St Assembly Test Services Ltd. | Dual row leadframe and fabrication method |
JPWO2005114730A1 (ja) * | 2004-05-20 | 2008-03-27 | スパンション エルエルシー | 半導体装置の製造方法および半導体装置 |
US7816186B2 (en) * | 2006-03-14 | 2010-10-19 | Unisem (Mauritius) Holdings Limited | Method for making QFN package with power and ground rings |
TWI286375B (en) * | 2006-03-24 | 2007-09-01 | Chipmos Technologies Inc | Leadless semiconductor package with electroplated layer embedded in encapsulant and the method for fabricating the same |
US7671463B2 (en) * | 2006-03-30 | 2010-03-02 | Stats Chippac Ltd. | Integrated circuit package system with ground ring |
JP4628996B2 (ja) | 2006-06-01 | 2011-02-09 | 新光電気工業株式会社 | リードフレームとその製造方法及び半導体装置 |
US7556987B2 (en) * | 2006-06-30 | 2009-07-07 | Stats Chippac Ltd. | Method of fabricating an integrated circuit with etched ring and die paddle |
JP5197953B2 (ja) * | 2006-12-27 | 2013-05-15 | 新光電気工業株式会社 | リードフレーム及びその製造方法、及び半導体装置 |
US8124461B2 (en) | 2006-12-27 | 2012-02-28 | Mediatek Inc. | Method for manufacturing leadframe, packaging method for using the leadframe and semiconductor package product |
US7777310B2 (en) * | 2007-02-02 | 2010-08-17 | Stats Chippac Ltd. | Integrated circuit package system with integral inner lead and paddle |
JP5122172B2 (ja) * | 2007-03-30 | 2013-01-16 | ローム株式会社 | 半導体発光装置 |
JP2009212211A (ja) * | 2008-03-03 | 2009-09-17 | Rohm Co Ltd | 半導体装置 |
US8383962B2 (en) | 2009-04-08 | 2013-02-26 | Marvell World Trade Ltd. | Exposed die pad package with power ring |
US8203201B2 (en) * | 2010-03-26 | 2012-06-19 | Stats Chippac Ltd. | Integrated circuit packaging system with leads and method of manufacture thereof |
US8138595B2 (en) * | 2010-03-26 | 2012-03-20 | Stats Chippac Ltd. | Integrated circuit packaging system with an intermediate pad and method of manufacture thereof |
EP2523211B1 (en) * | 2011-05-10 | 2019-10-23 | Nexperia B.V. | Leadframe and method for packaging semiconductor die |
CN102800642A (zh) * | 2011-05-25 | 2012-11-28 | 力成科技股份有限公司 | 具有导线架式接触指的多芯片封装构造 |
JP5953703B2 (ja) * | 2011-10-31 | 2016-07-20 | ソニー株式会社 | リードフレームおよび半導体装置 |
JP5952074B2 (ja) | 2012-04-27 | 2016-07-13 | ラピスセミコンダクタ株式会社 | 半導体装置及び計測機器 |
JP6150469B2 (ja) * | 2012-07-12 | 2017-06-21 | 株式会社三井ハイテック | リードフレームの製造方法 |
US10167189B2 (en) | 2014-09-30 | 2019-01-01 | Analog Devices, Inc. | Stress isolation platform for MEMS devices |
US9754861B2 (en) * | 2014-10-10 | 2017-09-05 | Stmicroelectronics Pte Ltd | Patterned lead frame |
US9728510B2 (en) * | 2015-04-10 | 2017-08-08 | Analog Devices, Inc. | Cavity package with composite substrate |
JP6638951B2 (ja) * | 2015-09-28 | 2020-02-05 | 大口マテリアル株式会社 | リードフレーム及びその製造方法 |
US9978675B2 (en) | 2015-11-20 | 2018-05-22 | Canon Kabushiki Kaisha | Package, electronic component, and electronic apparatus |
JP6727950B2 (ja) * | 2016-06-24 | 2020-07-22 | 株式会社三井ハイテック | リードフレーム |
US10109563B2 (en) | 2017-01-05 | 2018-10-23 | Stmicroelectronics, Inc. | Modified leadframe design with adhesive overflow recesses |
JP6964477B2 (ja) * | 2017-09-20 | 2021-11-10 | 新光電気工業株式会社 | 半導体素子用基板及びその製造方法、半導体装置及びその製造方法 |
US11417611B2 (en) | 2020-02-25 | 2022-08-16 | Analog Devices International Unlimited Company | Devices and methods for reducing stress on circuit components |
US11981560B2 (en) | 2020-06-09 | 2024-05-14 | Analog Devices, Inc. | Stress-isolated MEMS device comprising substrate having cavity and method of manufacture |
CN114171485A (zh) * | 2020-09-10 | 2022-03-11 | 恩智浦美国有限公司 | Qfn半导体封装、半导体封装及引线框架 |
-
2002
- 2002-08-06 JP JP2002228661A patent/JP2004071801A/ja not_active Withdrawn
-
2003
- 2003-08-04 TW TW092121272A patent/TW200405535A/zh unknown
- 2003-08-05 US US10/633,586 patent/US20040070056A1/en not_active Abandoned
- 2003-08-05 KR KR1020030054089A patent/KR20040026130A/ko not_active Application Discontinuation
- 2003-08-06 CN CNA031274064A patent/CN1481019A/zh active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI623076B (zh) * | 2016-11-02 | 2018-05-01 | 復盛精密工業股份有限公司 | 導線架製作方法 |
Also Published As
Publication number | Publication date |
---|---|
US20040070056A1 (en) | 2004-04-15 |
KR20040026130A (ko) | 2004-03-27 |
JP2004071801A (ja) | 2004-03-04 |
CN1481019A (zh) | 2004-03-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TW200405535A (en) | Lead frame and method of manufacturing the same | |
JP3780122B2 (ja) | 半導体装置の製造方法 | |
US6225146B1 (en) | Lead frame, method of manufacturing lead frame, semiconductor device and method of manufacturing semiconductor device | |
JP3704304B2 (ja) | リードフレーム及びその製造方法並びに該リードフレームを用いた半導体装置の製造方法 | |
US6627977B1 (en) | Semiconductor package including isolated ring structure | |
TW200414473A (en) | Lead frame and method of manufacturing the same | |
KR20040030297A (ko) | 리드 프레임, 그 리드 프레임의 제조 방법, 및 반도체 장치 | |
TW577157B (en) | Leadframe, method of manufacturing the same, semiconductor device using the same, and method of manufacturing the device | |
US20030071333A1 (en) | Leadframe, method of manufacturing the same, and method of manufacturing a semiconductor device using the same | |
JP4091050B2 (ja) | 半導体装置の製造方法 | |
JP3567219B2 (ja) | チップスケールパッケージ | |
JP2000294719A (ja) | リードフレームおよびそれを用いた半導体装置ならびにその製造方法 | |
JP4073308B2 (ja) | 回路装置の製造方法 | |
JPH05218129A (ja) | 樹脂封止型半導体装置及びその製造方法 | |
JPH10256460A (ja) | ターミナルランドフレームとそれを用いた樹脂封止型半導体装置およびその製造方法 | |
KR101134706B1 (ko) | 리드 프레임 및 이의 제조 방법 | |
JP5167963B2 (ja) | 樹脂封止型半導体装置とそれに用いられるエッチング加工部材、および積層型樹脂封止型半導体装置 | |
JP7211267B2 (ja) | 半導体パッケージの製造方法 | |
JP4097486B2 (ja) | 回路装置の製造方法 | |
JP3863816B2 (ja) | 回路装置 | |
JPH06104314A (ja) | フィルムキャリア | |
JP2004273807A (ja) | 半導体装置及びその製造方法 | |
JPH10242363A (ja) | リードフレーム,リードフレームの製造方法,半導体装置及び半導体装置の製造方法 | |
JP2020080396A (ja) | リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法 | |
JPH06140560A (ja) | リードフレームおよびその製造方法 |