200403673 玖、發明說明 【發明所屬之技術領域】 本發明有關於半導體記憶裝置，特別有關於根據被儲存 在構成記憶單元之電容元件之電量，用來判定記憶狀態之 半導體記憶裝置。 【先前技術】 半導體記憶裝置之代表之一*之 DRAM(Dynamic Random Access Memory)，其記億單元之構造是1元件型（1個電晶 體和1個電容器），因爲記憶單元本身之構造單純，所以最 適於半導體裝置之高積體化和大容量化，可以使用在各種 電子機器。 圖30是電路圖，用來表示DRAM之記憶單元陣列上之 排列成爲行列狀之記憶單元之構造。 參照圖30,記憶單元1000具備有η通道M〇S(Metal Oxide Semiconductor)電晶體1002，和電容器1004。η通道M〇S 電晶體1 002之源極/汲極之一方電連接到位元線1 008，和 源極/汲極之另外一方電連接到電容器1 004之一方之電 極。η通道M0S電晶體1002之閘極電連接到字線1 006。 電容器1〇〇4之另外一方之電極電連接到單元板電位1010。 η通道M〇S電晶體1 002被只有在資料寫入時和資料讀 出時活性化之字線1 006驅動，只有在資料寫入時和資料讀 出時進行〇N，在其以外之時間進行OFF。 電容器1 004依照是否儲存有電荷，用來記憶2進制資訊 之”1”、”0”。經由η通道M0S電晶體1 002之來自位元線 5 312/發明說明書(補件)/92-06/92107729 200403673 1 008之與2進制資訊”1”、”0”對應之電壓，施加到電容器 1 0 04，用來進行電容器1 004之充放電，藉以進行資料之寫 入。 亦即，在進行資料”1”之寫入時，位元線1 008被預充電 成爲電源電壓Vcc，利用字線1006之活性化用來使η通道 M〇S電晶體1002進行ON，經由η通道MOS電晶體1002 之來自位元線1 008之電源電壓Vcc施加到電容器1 004， 藉以將電荷儲存在電容器1 004。另外，在該電容器1004 儲存有電荷之狀態對應到資料” 1 ”。 另外，在進行資料”0”之寫入時，將位元線1 008預充電 成爲接地電壓GND，字線1 006被活性化用來使η通道MOS 電晶體1002進行ON，電荷從電容器1004經由η通道MOS 電晶體1 002放電到位元線1 008。然後，在電荷未被儲存 在該電容器1 〇〇4之狀態，對應到記憶資料”0”。 另外一方面，在進行資料之讀出時，預先將位元線1008 預充電成爲Vcc/2,使字線1 006活性化，用來使η通道MOS 電晶體1 002進行〇Ν，位元線1 008和電容器1 004進行通 電。利用此種方式，與電容器1 004之儲電狀態對應之微小 電壓變化出現在位元線1 008，圖中未顯示之感測放大器將 該微小之電壓變化放大成爲電壓Vcc或接地電壓GND。該 位元線1 0 0 8之電壓位準對應到被讀出之資料之狀態。 另外，因爲上述資料之讀出動作是破壞讀出，所以與被 讀出之資料對應的，在位元線1 008被放大至電壓Vcc或接 地電壓GND之狀態，再度的使字線1 006活性化，利用與 6 312/發明說明書(補件)/92-06/92107729 200403673 上述資料寫入動作同樣之動作，對電容器1004 電。利用此種方式，可以使因爲資料之讀出被暫 資料回復到原來之狀態。 【發明內容】 但是，在DRAM之記憶單元中，與記憶資料相 器1 004之電荷會因爲各種原因而洩漏，逐漸失5 隨著時間使記憶資料失去。因此，在DRAM，當 出時，在與記憶資料對應之位元線1 〇〇8之電壓變 不能檢測之前，實施將資料暫時讀出和再度寫入 作。 DRAM所具有之缺點是需要週期性的對所有之 進行該復新動作，此點不利於高速化和低消耗電 於不需要復新動作之SRAM(Static Random Access 之高速化和低消耗電力化之觀點來看，會有劣化 本發明之目的是提供不需要復新動作之半導 置。 本發明之半導體記憶裝置包含有被排列成爲行 個記憶單元，其特徵是該多個記憶單元之各個根 在電容元件之電量用來判定記憶狀態。該多個記 各個具備有傳輸閘電晶體，電容元件，第丨反相 2反相器。傳輸閘電晶體具有1對之源極/汲極。 具有互相面對之第1和第2電極成爲可以儲存電 電極電連接到1對之源極/汲極之一方。第1反相 入節點，電連接到1對之源極/汲極之一方。第2 312/發明說明書(補件)/92-06/92107729 進行再充 時破壞之 當之電容 :。亦即， 資料之讀 化變成爲 之復新動 記憶單元 力化，對 Memory) 之問題。 體記億裝 列狀之多 據被儲存 憶單元之 器，和第 電容元件 量，第1 器具有輸 反相器具 200403673 有：輸入節點，電連接到第1反相器之輸出節點；和輸出節 點，電連接到第1反相器之輸入節點。電容元件之第1電 極電連接到第2反相器之輸出節點，第2電極電連接到第 1反相器之輸出節點。根據被儲存在電容元件之電量，用 來判定記憶狀態。 依照本發明之半導體記憶裝置時，在被排列成爲行列狀 之多個記憶單元之各個，第1反相器和第2反相器成爲交 叉耦合連接。另外，用來儲存電量之電容元件之第1電極 電連接到第2反相器之輸出節點，第2電極電連接到第1 反相器之輸出節點。因此，從電容元件洩漏之電荷利用交 叉耦合連接之電路塡補。其結果是不需要進行復新動作就 可以防止電荷之洩漏所造成之記憶狀態之消失。 【實施方式】 下面將根據圖式用來說明本發明之實施形態。 (實施形態1) 參照圖1，半導體記憶裝置1具備有控制信號端子2，時 脈端子3，位址端子4，資料輸入/輸出端子5，控制信號 緩衝器6，時脈緩衝器7，位址緩衝器8，輸入/輸出緩衝 器9，控制電路1 0，列位址解碼器1 1，行位址解碼器1 2， 感測放大器/輸入輸出控制電路1 3，和記憶單元陣列1 4。 另外，在圖1中，對於半導體記憶裝置1，只代表性的 顯示與資料輸入/輸出有關之主要部份，其他部份之圖示則 加以省略。 控制信號端子2用來接受晶片選擇信號/CS，列位址閃控 8 312/發明說明書(補件)/92-06/92107729 200403673 信號/RAS，行位址閃控信號/ CAS和寫入賦能信號/ WE之命 令控制信號。時脈端子3用來接受外部時脈CLK和時脈賦 能信號CKE。位址端子4用來接受位址信號A1〜An(n爲 自然數）。 時脈緩衝器7用來接受外部時脈C L K，藉以產生內部時 脈，將其輸出到控制信號緩衝器6，位址緩衝器8，輸入/ 輸出緩衝器9和控制電路1 〇。控制信號緩衝器6 ,依照接 受自時脈緩衝器7之內部時脈，取入和閂鎖晶片選擇信號 /CS，列位址閃控信號/RAS，行位址閃控信號/CAS和寫入 賦能信號/W E，然後輸出到控制電路1 〇。位址緩衝器8依 照接受自時脈緩衝器7之內部時脈，取入和閂鎖位址信號 A 1〜An，用來產生內部位址信號，藉以輸出到列位址解碼 器1 1和行位址解碼器1 2。 資料輸入/輸出端子5是半導體記憶裝置1之讀寫資料進 行與外部之授受所使用之端子，在資料寫入時，接受從外 部輸入之資料DQ1〜DQi(i爲自然數），在資料讀出時，將 資料DQ1〜DQi輸出到外部。 控制電路1 0依照接受自時脈緩衝器7之內部時脈，從控 制信號緩衝器6取入命令控制信號，根據所取入之命令控 制信號，控制列位址解碼器1 1，行位址解碼器1 2和輸入/ 輸出緩衝器9。利用此種方式進行對記憶單元陣列1 4之資 料DQ1〜DQi之讀寫。 輸入/輸出緩衝器9在資料寫入時，依照接受自時脈緩衝 器7之內部時脈和來自控制電路1 〇之指示，取入和閂鎖資 9 312/發明說明書(補件)/92-06/921〇7729 200403673 料D Q 1〜D Q i ’然後將內部資料ID Q輸出到感測放大器/輸 入輸出控制電路1 3。另外一方面，輸入/輸出緩衝器9在 資料I賈出時’依照接受自時脈緩衝器7之內部時脈和來自 控制路1 0之指示，將接受自感測放大器/輸入輸出控制電 路13之內部資料IDQ，輸出到資料輸入/輸出端子5。 列位址解碼器1 1根據來自控制電路1 〇之指示，選擇與 位址信號A 1〜An對應之記憶單元陣列1 4內之字線，利用 圖中未顯示之字線驅.動器，使被選擇之字線活性化。另外， 行位址解碼器1 2根據來自控制電路1 0之指示，選擇與位 址信號A 1〜An對應之記憶單元陣列1 4內之位元線對偶。 感測放大器/輸入輸出控制電路1 3在資料寫入時，依照 接受自輸入/輸出緩衝器9之內部資料IDQ之邏輯位準， 將行位址解碼器1 2所選擇之位元線對偶，預充電成爲電源 電壓Vcc或接地電壓GND。利用此種方式，對電連接在字 線（被列位址解碼器1 1活性化）和位元線對偶（被行位址解 碼器1 2選擇，和被感測放大器/輸入輸出控制電路1 3預充 電）之記憶單元陣列14內之記憶單元，進行內部資料ID Q 之寫入。 另外一方面，感測放大器/輸入輸出控制電路1 3在資料 讀出時，在資料讀出前將行位址解碼器1 2所選擇之位元線 對偶預充電成爲Vcc/2，經由檢測/放大被選擇之位元線對 偶中之讀出資料之對應產生之微小電壓變化，用來判定讀 出資料之邏輯位準，藉以將其輸出到該輸入/輸出緩衝器9。 記憶單元陣列1 4是如後面所述之將記憶單元排列成爲 10 312/發明說明書(補件)/92-06/92107729 200403673 行列狀之記憶元件群，經由與各列對應之字線形成與列位 址解碼器1 1電連接，另外’經由與各行對應之位兀線對偶 形成與感測放大器/輸入輸出控制電路1 3電連接。 參照圖2，在記億單元陣列內，多個字線22之各個依照 列方向（圖中之橫方向）延伸，多個位元線2 1之各個依照行 方向（圖中之縱方向）延伸，多個字線22之各個和多個位元 線2 1之各個被配置成交叉。在多個字線2 2之各個和多個 位元線2 1之各個之各個交叉部近傍，配置記憶單元3 5， 利用此種方式將多個記憶單元3 5配置成爲行列狀。 多個記憶單元35之各個具備有η通道M〇S電晶體（傳輸 閘電晶體）23，電容器（電容元件）32，第1反相器26，和第 2反相器29。亦即，記憶單元3 5所具有之構造是由n通道 MOS電晶體23和電容器32構成之記憶單元，附加有第1 和第2反相器26、29。第1反相器26由p通道MOS電晶 體24和η通道MOS電晶體25構成，第2反相器29由p 通道MOS電晶體27和η通道MOS電晶體28構成。 對於η通道MOS電晶體23，其閘極電連接到字線22， 源極/汲極之一方電連接到位元線2 1，和源極/汲極之另外 一方電連接到電容器32。η通道MOS電晶體23只有在資 料寫入時和資料讀出時，被活性化之字線2 2驅動，只有在 資、料寫入時和資料讀出時成爲〇Ν，在其以外時成爲〇FF。 電容器32具有包夾電容器電介質之互相面對之一方電 極和另外一方電極。一方之電極電連接到η通道Μ〇S電晶 體2 3之源極/汲極之另外一方。該電容器3 2被施加來自位 11 312/發明說明書(補件)/92_〇6/921〇7729 200403673 元線21之與2進制資訊”1”、，，〇，，對應之電壓，用來產生充 放電，藉以進行資料之寫入。 在第1反相器2 6，於電源節點3 0和接地節點31之間， 串聯連接有p通道MOS電晶體24和η通道MOS電晶體25, 其連接部是第1反相器26之輸出節點34。ρ通道MOS電 晶體2 4之閘極和η通道μ 0 S電晶體2 5之閘極互相電連 接’其連接部是第1反相器26之輸入節點33。 在第2反相器29，於電源節點30和接地節點3 1之間， 串聯連接有ρ通道MOS電晶體27和η通道MOS電晶體28, 其連接部是第2反相器29之輸出節點37。ρ通道MOS電 晶體2 7之閘極和η通道Μ 0 S電晶體2 8之閘極互相電連 接’其連接部是第1反相器26之輸入節點36。 第1反相器26之輸入節點3 3形成與第2反相器之輸出 節點37電連接，第1反相器26之輸出.節點34形成與第2 反相器之輸入節點3 6電連接。利用此種連接使該2個之反 相器26、29互相交叉耦合的連接。 本實施形態之記憶單元3 5中宜特別注意者是電容器3 2 之一方之電極，電連接到第2反相器29之輸出節點37， 和電容器32之另外一方之電極，電連接到第1反相器26 之輸出節點34。 下面將說明實施形態1之記憶單元陣列和記憶單元之具 體構造。 首先’參照圖3，在記憶單元陣列內，使多個字線3 0 3 之各個和多個位元線3 1 6之各個形成互相正交。在字線3〇3 12 312/發明說明書(補件)/92-06/92107729 200403673 和位元線3 1 6之每一個交叉部配置記億單元，斜線所示之 部份成爲單位單元區域，用來形成一個之記憶單元。另外， 在行方向（圖中之縱方向）並排配置之單位單元區域A和B 之各個平面布置構造，被構建成對兩者之境界線形成互相 線對稱。另外，在列方向（圖中之橫方向）並排配置之單位 單元區域A和C之各個平面布置，具有相同之構造。另外， 在圖3中，爲著說明之方便，只顯示位元線和字線。 圖4〜圖9之虛線所包圍之區域100成爲1個之記憶單 元之區域。 參照圖5和圖10,在矽基板3 20之表面，使p井區域300 和η井區域3 0 1形成鄰接。 在矽基板3 20之表面，形成元件分離用場氧化膜326。 在被該場氧化膜3 26分離之ρ井區域300之表面之活性區 域302(302a〜302i)，形成η通道MOS電晶體23、25、26。 另外，在被場氧化膜3 26分離之η井區域301之表面，形 成ρ通道MOS電晶體24、27。 η通道MOS電晶體23具有：1對之源極/汲極3 02a、302b， 均由η型之雜質擴散區域構成；和閘極3 05 a，經由閘極絕 緣層（圖中未顯示）形成在被該1對之源極/汲極3 02a、3 02b 之區域上。 另外，η通道MOS電晶體25具有：源極302c和汲極302b， 均由η型之雜質擴散區域構成；和閘極305b，經由閘極絕 緣層（圖中未顯示）形成在被該源極3 02c和汲極3 02b包夾 之區域上。 13 312/發明說明書(補件)/92-06/92107729 200403673 另外’ η通道m〇S電晶體28具有：源極3 02d和汲極302e， 均）由η型之雜質擴散區域構成；和閘極3〇5c，經由閘極絕 緣層（圖中未顯示）形成在被該源極3 02d和汲極302e包夾 之區域上。 另外’ P通道MOS電晶體24具有：源極3 02f和汲極302g， 均由P型之雜質擴散區域構成；和閘極306a，經由閘極絕 緣層（圖中未顯示）形成在被該源極302f和汲極302g包夾之 區域上。 另外’ P通道MOS電晶體27具有：源極3 02h和汲極302i， 均由P型之雜質擴散區域構成；和閘極306b，經由閘極絕 緣層（圖中未顯示）形成在被該源極302h和汲極302i包夾之 區域上。 η通道MOS電晶體23之閘極305 a，形成與字線3 03成 爲一體，以列方向（圖5中之橫方向）橫切單位單元區域。η 通道M〇S電晶體23之源極/汲極之另外一方302b和η通 道MOS電晶體25之汲極302b，由相同之雜質擴散區域構 成。η通道M〇S電晶體25之閘極305b和p通道MOS電晶 體24之閘極3 06a，由相同之摻雜多晶矽層（被導入有雜質 之多結晶矽層）所構成之反相器閘極304a形成。另外，η 通道MOS電晶體28之閘極305c和ρ通道MOS電晶體27 之閘極3 06b由相同之摻雜多晶矽層所構成之反相器閘極 3〇4b形成。 以覆蓋該等之η通道M0S電晶體23、25、28和p通道 M〇S電晶體24、27之方式，在矽基板3 20上形成層間絕緣 14 312/發明說明書(補件)/92‘/921 〇7729 200403673 層 3 2 1。 參照圖6和圖1 0，在層間絕緣層3 2 1上，形成由金屬層 構成之襯墊310，GND配線31 1，和Vcc配線312。GND配 線3 1 1和V c c配線3 1 2，在互相平行之列方向，橫切單位 單元區域。 襯墊310經由接觸部307 1連接到η通道MOS電晶體23 之源極/汲極之一方3 02a。GND配線31 1經由接觸部307 2a 電連接到η通道M〇S電晶體25之源極3 02c，和經由接觸 部3 0 7 2b電連接到η通道MOS電晶體28之源極3 02d。Vcc 配線312經由接觸部3 07 3 a電連接到p通道M〇S電晶體24 之源極3 02f，和經由接觸部3 07 3 b電連接到p通道MOS電 晶體27之源極3 02h。 以覆蓋該等之襯墊310，GND配線311和Vcc配線312 之方式，在層間絕緣層3 2 1上形成層間絕緣層3 2 2。 參照圖7和圖1 0，在層間絕緣層3 2 2上形成由摻雜多晶 矽構成之配線3 14。該配線3 1 4具有圖7所示之倒U字形 之平面形狀。配線3 1 4構成電容器3 2之下部電極。 該配線314經由接觸部3 09 1電連接到反相器閘極304a。 另外，配線314經由接觸部3 0 80a電連接到η通道MOS電 晶體28之汲極302e，和經由接觸部3080b電連接到p通道 MOS電晶體27之汲極302i。 以覆蓋在該配線3 1 4之方式，在層間絕緣層3 2 2上形成 層間絕緣層3 2 3。 參照圖8和圖1 0，在層間絕緣層3 2 3上形成由摻雜多晶 15 312/發明說明書(補件)/92-06/92107729 200403673 矽層構成之配線3 1 5。該配線3 1 5具有長方形之平面开ί 佔用單位單元區域之平面區域之大部份。配線3 1 5用 成電容器32之上部電極。 配線3 1 5經由接觸部3 0 8 1 a電連接到η通道Μ〇S電 23之源極/汲極之另外一方和η通道MOS電晶體25之 3 0 2b之雙方，和經由接觸部3 0 8 1 b電連接到ρ通道 電晶體24之汲極302g。另外，配線315經由接觸部 電連接到反相器閘3 04b。另外，配線3 1 4和配線3 1 5 成電容器3 2所必要者，所以被配線3 1 4和配線3 1 5包 部份之層間絕緣層323之厚度，成爲比其他之部份薄 以覆蓋該配線3 1 5之方式，在層間絕緣層3 2 3上形 間絕緣層3 2 4。 參照圖9和圖1 〇，在層間絕緣層3 24上，形成由金 構成之位元線3 1 6。位元線3 1 6·在行方向橫切單位單 域。位元線316經由接觸部3092電連接到襯墊310。 蓋在該位元線3 1 6之方式，在層間絕緣層3 24上形成 絕緣層3 2 5。 下面將說明實施形態1之記憶單元3 5之動作。 (1)資料”1”之寫入 參照圖2，當將資料”1”寫入到記憶單元35時，首贫 通道MOS電晶體23進行ON，用來將位元線之Vcc電 加到第1反相器‘26之輸入節點33。與此對應的在第 相器26使η通道M〇S電晶體25進行ON，和使ρ通道 電晶體24進行OFF。利用此種方式使第1反相器26 3 Π/發明說明書(補件)/92-06/92107729 狀， 來形 晶體 汲極 M0S 3 090 是構 夾之 〇 成層 屬層 元區 以覆 層間 使η 位施 1反 M0S 之輸 16 200403673 出節點3 4變成爲接地電位。該第1反相器2 6之輸出節點 34之接地電位施加到第2反相器29之輸入節點36。與此 對應的在第2反相器使n通道MOS電晶體28進行OFF，p 通道M0S電晶體27進行ON。利用此種方式，第2反相器 29之輸出節點37變成爲Vcc電位。 在此處之電容器32之一方之電極，電連接到第2反相器 2 9之輸出節點3 7，和另外一方之電極電連接到第1反相器 26之輸出節點34。因此，電容器32之一方之電極成爲 V c c，另外一方之電極成爲接地電位，在一方之電極儲存 正電荷。此種狀態成爲資料” 1 ”之記憶狀態。 (2)資料”0”之寫入 參照圖2，當將資料”0”寫入到記憶單元35時，首先使n 通道M〇S電晶體23進行ON，用來將位元線之接地電位施 加到第1反相器26之輸入節點33。與此對應的使第1反 相器26之η通道M0S電晶體25進行OFF，p通道M0S電 晶體24進行ON。利用此種方式第1反相器26之輸出節點 34變成爲Vcc電位。該第1反相器26之輸出節點34之Vcc 電位，施加到第2反相器29之輸入節點36。與此對應的， 第2反相器之η通道M0S電晶體28進行〇N，p通道M0S 電晶體27進行〇FF。利用此種方式使第2反相器29之輸 出節點3 7成爲接地電位。 此處之電容器32之一方之電極電連接到第2反相器29 之輸出節點37,和另外一方之電極電連接到第1反相器26 之輸出節點34。因此，電容器32之一方之電極變成爲接 17 31W發明說明書(補件)/92_〇6/92浙729 200403673 地電位，和另外一方之電極變成爲Vcc電位，在另外一方 之電極儲存正電荷。此種狀態成爲資料之記憶狀態。 (3 )記憶資料之讀出 記憶單.元3 5之記憶資料之讀出可以經由進行與一般之 DRAM相同之動作。亦即，預先將位元線2 1預充電到電壓 V c c /2，在資料之讀出時，將被升壓之電源電壓施加到字線 22用來使字線22活性化。利用此種方式使η通道M〇S電 晶體23進行ON，利用圖中未顯示之感測放大器，檢測與 節點33(電容器32之一方之電極）之電位對應之位元線21 之微小電壓變化，將位元線2 1之電壓放大至電壓Vcc或接 地電壓GND。該位元線2 1之電壓位準對應到記憶資料之 狀態。亦即，根據被儲存在電容器之電量用來判定記憶狀 態。 在本實施形態中，電容器3 2之一方之電極電連接到第2 反相器29之輸出節點37，另外一方之電極電連接到第1 反相器26之輸出節點34。因此，被儲存在電容器32之電 荷，即使由於洩漏電流而失去時，亦可以利用互相交叉耦 合之第1和第2反相器26、29用來塡補電荷。利用此種方 式，因爲在電容器32經常保持一定之電荷，所以不需要復 新動作。 另外，在本實施形態中，電容器3 2之一方之電極電連接 到第2反相器2 9之輸出節點3 7，和另外一方之電極電連 接到第1反相器2 6之輸出節點3 4，所以電容器3 2之一方 之電極和另外一方之電極之各個不需要連接到單元板電 18 312/發明說明書(補件)/92-06/92107729 200403673 位。因此’即使由於軟體誤差發生之電荷集中在輸出 3 7和輸出節點3 4中之一方之情況時，因爲在輸出節 和輸出節點34之間具有電容器32，所以利用電容親 以使另外一方之節點電位跟著進行變化。其結果是因 存有輸出節點37和輸出節點34之間之電位差，所以 爲對軟體誤差現象造成之記憶資料之破壞具有很強之 之構造。 另外’在本實施形態中，可以利用1個之p型電晶 1個之η型電晶體之簡單構造，用來形成反相器2 6、 另外，因爲電容器32形成在η通道MOS電晶體23之_ 所以可以形成大表面積之電容器32。 (實施形態2) 梦照圖1 1，本實施形態之記憶單兀3 5 a被構成使用 阻元件24a、27a，用來代替圖2所示之實施形態1之 單元35之p通道MOS電晶體24、27。電阻元件24a 一方連接到電源節點3 0，另外一方連接到節點3 4。電 件27a使其一方連接到電源節點30，另外一方連接到 37。電阻元件24a、27a以外之記憶單元35a之構造， 與記憶單元3 5之構造相同，所以不再重複其說明。 下面將說明實施形態2之記憶單元陣列和記憶單元 體之構造。 首先，參照圖1 2，在記憶單元陣列內，多個位元鋪 和多個G N D線4 0 8分別形成與多個字線4 0 1之各個IE 在字線4 0 1和位元線4 0 9之每一個交叉部配置有記 312/發明說明書(補件)/92-〇6/921〇7729 節點 點37 合可 爲保 構成 耐性 體和 29 ° 匕部， 有電 記憶 使其 阻元 節點 因爲 之具 I 409 :交。 憶單 19 200403673 元，斜線所示之部份是形成有1個之記憶單元之單位單元 區域A。GND線4 08被設置在各個記憶單元之境界，相鄰 之記憶單兀之各個共用G N D線4 0 8。另外，在行方向（圖中 之縱方向）並排配置之單位單元區域A和B之各個平面布 置構造，被構建成對兩者之境界線形成互相線對稱。另外， 在列方向（圖中之橫方向）並排配置之單位單元區域A和C 之各個平面布置，具有相同之構造。另外，在圖12中爲著 說明之方便，只顯示位元線，字線和GND線。 圖13〜圖18之虛線所包圍之區域1〇〇是丨個之記憶單 元之區域。 參照圖14和圖19，在矽基板420之表面形成p井區域 426 ° 在矽基板420之表面，形成元件分離用之場氧化膜。在 被該場氧化膜分離之p井區域426之表面之活性區域 400(4 0 0a 〜400e)，形成 η 通道 MOS 電晶體 23、25、28。 η通道MOS電晶體23具有對之源極/汲極400a、400b， 均由η型雜質擴散區域形成；和閘極40 3 a，經由閘極絕緣 層441形成在被該1對之源極/汲極400a、400b包夾之區 域上。 另外，η通道MOS電晶體25具有：源極400d和汲極400e， 均由η型之雜質擴散區域構成；和閘極403b，經由閘極絕 緣層（圖中未顯示）形成在被該源極4 0 0 d和汲極4 0 0 e包夾 之區域上。 另外，η通道MOS電晶體28具有：源極400c和汲極400b， 20 312/發明說明書(補件)/92-06/92107729 200403673 均由η型之雜質擴散區域構成；和閘極403 c，經由 緣層442形成在被該源極400c和汲極400b包夾之ΐ η通道Μ〇S電晶體2 3之閘極4 0 3 a，形成與字線 體化，以列方向（圖1 4中之橫方向）橫切單位單元{ 通道MOS電晶體23之源極/汲極之另外一方400b 道MOS電晶體28之汲極400b，由相同之雜質擴散 成。 與η通道M〇S電晶體25之閘極403b形成一體之 閘402a，經由接觸部404a電連接到η通道MOS電 之源極/汲極之另外一方400b，和η通道MOS電晶1 汲極400b之雙方。與η通道MOS電晶體28之閘 形成一體之反相器閘402b，經由接觸部404b電連 通道MOS電晶體25之汲極400e。 以覆蓋在該等之η通道MOS電晶體23、25、28 5 在矽基板420上形成層間絕緣層421。 參照圖15和圖1 9，在層間絕緣層421上形成由 構成之位元線409和2根之GND線40 8a、40 8b。 409和2根之GND線408 a、40 8b在互相平行之行方 單位單元區域。 一方之GND線4 08 a經由接觸部405 a電連接到 MOS電晶體25之源極400d，和另外一方之GND 經由接觸部405b電連接到η通道MOS電晶體28 4 0 0c。位元線409經由接觸部415電連接到η通道 晶體23之源極/汲極之一方400a。 312/發明說明書(補件)/92-06/92107729 閘極絕 $域上。 401 — 區域。η 和η通 區域形 反相器 晶體23 28之 極 4 0 3 c :接到η :方式’ 金屬層 位元線 向橫切 η通道 線 408b 之源極 M〇S電 21 200403673 以覆蓋在該等之位元線409和2根之GND線40 8 a、 之方式，在層間絕緣層4 2 1上形成層間絕緣層4 2 2。 參照圖16和圖1 9，在層間絕緣層422上形成由摻 晶矽層構成之配線4 1 0。該配線4 1 0形成佔用單位單 域之平面區域之大部份。配線4 1 0構成記憶單元3 5 a 電容器32之下部電極。 該配線410經由接觸部406電連接到反相器閘402a 以覆蓋在該配線410之方式，在層間絕緣層422上 層間絕緣層4 2 3。 參照圖17和圖19，在層間絕緣層423上形成由摻 晶矽層構成之配線4 1 2。該配線4 1 2形成佔用單位單 域之平面區域之大部份。配線4 1 2用來形成電容器3 2 部電極。 配線412經由接觸部407電連接到具有η通道MOS 體28之閘極403〇之反相器閘402b。另外，配線410 線4 1 2是構成電容器所必要者，所以被配線4 1 0和配線 包夾之部份之層間絕緣層423之厚度，比其他之部份 以覆蓋在該配線4 1 2之方式，在層間絕緣層4 2 3上 層間絕緣層424。 參照圖18和圖19，在層間絕緣層424上，形成由 阻之多晶矽層構成之Vcc配線4 1 4，該部份用來構成 元件2 4 a、2 7 a。V c c配線4 1 4在行方向橫切單位單元區 2根之棒狀之部份427a、427b朝向列方向分支的延伸 狀之部份427a經由接觸部4 1 1電連接到配線4 1 0。棒 312/發明說明書(補件)/92-06/92107729 408b 雜多 元區 中之 〇 形成 雜多 兀區 之上 電晶 和配 412 薄。 形成 高電 電阻 域， 。棒 狀之 22 200403673 部份4 27 b經由接觸部413電連接到配線412。以覆蓋· 配線4 1 4之方式，在層間絕緣層424上形成層間絕緣層 下面將說明實施形態2之記憶單元3 5 a之動作。 (1) 資料” 1”之寫入 參照圖1 1，當在記憶單元35a寫入資料”1”時，首9 通道MOS電晶體23進行〇N，用來將位元線之Vcc電 加到第1反相器2 6之輸入節點3 3。與此對應的，右 反相器26因爲使η通道M〇S電晶體25進行〇屮所》 反相器2 6之輸出節點3 4之電位變成爲接地電位。g 反相器2 6之輸出節點3 4之接地電位，施加到第2反 29之輸入節點36。與此對應的，因爲在第2反相器 η通道M0S電晶體28進行OFF，所以第2反相器29 出節點37經由電阻元件27a被電源節點30充電，成焉 電位。 此處之電容器3 2之一方之電極電連接到第2反相 之輸出節點3 7，和另外一方之電極電連接到第1反相 之輸出節點34。因此，電容器32之一方之電極變成赁 電位，和另外一方之電極變成爲接地電位，在一方之 儲存正電荷。此種狀態成爲資料，，1，，之記憶狀態。 (2) 資料”〇”之寫入 參照圖1 1，當在記憶單元35a寫入資料”0”時，首夕 通道Μ 0 S電晶體2 3進行〇N，用來將位元線之接地電 加到第1反相器2 6之輸入節點3 3。與此對應的，因 第1反相器26之η通道M0S電晶體25進行OFF，所 31万發明說明書_件)/92-06/92107729 % Vcc 425° &使η 位施 Ξ第1 又第1 €第1 相器 29之 之輸 I Vcc 器29 器26 I Vcc 電極 έ使η 位施 爲在 以第 23 200403673 1反相窃2 6之輸出節點3 4經由電阻元件2 4 a被電源節點 30充電，成爲Vcc電位。該第1反相器26之輸出節點34 之Vcc電位，施加到第2反相器29之輸入節點36。與此 對應的’因爲第2反相器29之η通道MOS電晶體28進行 〇Ν，所以第2反相器29之輸出節點37之電位變成爲接地 電位。 此處之電容器32之一方之電極電連接到第2反相器29 之輸出節點3 7 ’和另外一方之電極電連接到第1反相器2 6 之輸出節點34。因此，電容器32之一方之電極變成爲接 地電位，和另外一方之電極變成爲Vcc電位，在另外一方 之電極儲存正電荷。此種狀態成爲資料”0”之記憶狀態。 (3 )記憶資料之讀出 記憶單元3 5 a之記憶資料之讀出，可以經由進行與實施 形態1所述者相同之動作。因此其說明在此加以省略。 在本實施形態中，在反相器26、29之構造中，使用電阻 元件24a、27a用來代替p通道MOS電晶體24、27。因此， 在形成記憶單元時，在矽基板420之表面只要形成P井區 域即可。利用此種方式，除了實施形態1之效果外’更具 有可以更進一層縮小記憶單元之平面佔用面積之效果。另 外，經由使電容器32形成在電阻元件24a和27a，與η通 道MOS電晶體23之間，用來使電容器32之電極’不經由 電阻元件2 4 a和2 7 a的電連接到η通道Μ〇S電晶體2 3 ’所 以可以防止電阻元件24a和27a對電容器32造成影響。 (實施形態3) 24 312/發明說明書(補件)/92_06/92107729 200403673 圖2 0之記憶單元3 5 b之構造是使用P通道薄膜電晶體 24b、27b，用來代替實施形態1所示之圖2之記憶單元35 之ρ通道MOS電晶體24、27。ρ通道薄膜電晶體24b、27b 以外之記憶單元35b之構造，因爲與記憶單元35之構造相 同，所以對相同之元件附加相同之代表符號’而不再重複 其說明。 下面將說明實施形態3之記憶單元陣列和記憶單元之具 體之構造。 參照圖2 1，在記憶單元陣列內，形成多個之位元線509 和多個之GND線508，分別對多個之字線501之各個形成 正交。在字線501和位元線5 09之每一個交叉部配置記憶 單元，斜線所示之部份是形成1個之記憶單元之單位單元 區域。GND線508被設置在各個記憶單元之境界，相鄰之 記億單元分別共用GND線508。另外，在行方向（圖中之縱 方向）並排配置之單位單元區域A和B之各個平面布置構 造，被構建成爲對兩者之境界線形成互相線對稱。另外， 在列方向（圖中之橫方向）並排配置之單位單元區域A和C 之各個平面布置，具有相同之構造。另外，在圖21中，爲 著說明之方便，只顯示位元線和字線及GND線。 圖2 3〜圖2 8之虛線所包圍之區域是1個之記憶單元之 區域。 參照圖23和圖29，在矽基板520之表面，形成p井區 域 5 3 0。 在矽基板5 20之表面形成有元件分離用之場氧化膜。在 25 312/發明說明書(補件)/92-06/92107729 200403673 被該場氧化膜分離之p井區域5 3 0之表面之活性區域 500(500a 〜500e)，形成 η 通道 MOS 電晶體 23、25、28。 η通道MOS電晶體23具有對之源極/汲極5 00a、5 00b， 均由η型之雜質擴散區域構成；和閘極5 Ο 3 a，經由閘極絕 緣層541形成在被該1對之源極/汲極500a、500b包夾之 區域上。 另外，η通道M〇S電晶體25具有：源極5 00d和汲極5 00e， 均由η型之雜質擴散區域構成；和閘極503b，經由閘極絕 緣層（圖中未顯示）形成在被該源極500d和汲極500e之區 域上。 另外，η通道MOS電晶體28具有：源極500c和汲極500b， 經由閘極絕緣層5 42形成在被該源極500c和汲極500b包 夾之區域上。 η通道MOS電晶體23之閘極503 a，與字線501成爲一 體，以列方向（圖23中之橫方向）橫切單位單元區域。η通 道MOS電晶體23之源極/汲極之另外一方500b和η通道 MOS電晶體28之汲極500b由相同之雜質擴散區域形成。 具有η通道MOS電晶體25之閘極503b之反相器閘 5 02a，經由接觸部504a電連接到η通道MOS電晶體23之 源極/汲極之另外一方400b和η通道MOS電晶體28之汲 極5 00b之雙方。具有η通道MOS電晶體28之閘極5 0 3 c 之反相器閘502b，經由接觸部5 04b電連接到η通道M〇S 電晶體2 5之汲極5 0 0 e。 以覆蓋在該等η通道MOS電晶體23、25、28之方式， 26 312/發明說明書(補件)/92-06/92107729 200403673 在砂基板5 2 0上形成層間絕緣層5 2 1。 參照圖24和圖29，在層間絕緣層5 2 1上形成由金屬構 成之位元線5 09和2根之GND線5 0 8 a、5 08b。位元線509 和2根之GND線5 08a、5 0 8b在互相平行之行方向橫切單 位單元區域。 一方之GND線5 0 8 a經由接觸部5 05 a電連接到η通道 M〇S電晶體25之源極，和另外一方之GND線5 08b經由接 觸部5 05 b電連接到η通道MOS電晶體28之源極500c。位 元線5 09經由接觸部5 27電連接到η通道MOS電晶體23 之源極/汲極之一方5 0 0 a。 以覆蓋在該等之位元線5 09和2根之GND線5 0 8a、5 00b 之方式，在層間絕緣層521上形成層間絕緣層522。 參照圖25和圖29，在層間絕緣層522上形成由摻雜多 晶矽層構成之配線5 1 0。該配線5 1 0用來形成後面所述之 配線5 1 8和記憶單元3 5 b中之電容器3 2之下部電極。在配 線5 1 0中，突出成爲棒狀之部份5 2 8是p通道薄膜電晶體 24b之閘極。 配線5 10經由接觸部5 06，電連接到具有η通道MOS電 晶體25之閘極5 03 b之反相器閘極5 02a。 以覆蓋在該配線5 1 0之方式，在層間絕緣層5 2 2上形成 層間絕緣層5 2 3。 參照圖26和圖29，在層間絕緣層5 2 3上形成由摻雜多 晶矽層構成之配線5 1 2。該配線5 1 2和後面所述之配線5 1 9 一起用來形成記億單元35b中之電容器32之上部電極。在 27 312/發明說明書(補件)/92-06/92107729 200403673 配線5 1 2中，棒狀之部份5 1 5是p通道薄膜電晶體24b之 源極，在源極5 1 5被施加有V c c電位。另外，用來連接棒 狀之部份5 1 5和大面積之長方形部份之部份5 1 4是p通道 薄膜電晶體24b之通道區域。 配線5 12經由接觸部507電連接到反相器閘502b。另外， 因爲配線5 1 0和配線5 1 2是構成電容器3 2所必要者，所以 被配線510和配線512包夾之部份之層間絕緣層5 23之厚 度，比其他之部份薄。 以覆蓋在配線512之方式，在層間絕緣層523上形成層 間絕緣層5 2 4。 參照圖27和圖29，在層間絕緣層524上形成由多晶矽 層構成之配線5 1 8。該配線5 1 8和上述配線5 1 0 —起用來 形成記憶單元3 5 b中之電容器3 2之下部電極。在配線5 1 8 中，棒狀之部份5 1 6是p通道薄膜電晶體2 7 b之源極，在 源極5 1 6被施加有Vcc之電位。另外，用以連接棒狀之部 份5 1 6和大面積之長方形部份之部份5 1 7是p通道薄膜電 晶體27b之通道區域。 配線5 1 8經由接觸部5 1 1電連接到配線5 1 0。另外，因 爲配線5 1 2和配線5 1 8是構成電容器3 2所必要者，所以被 配線5 1 2和配線5 1 8包夾之部份之層間絕緣層5 24之厚度 比其他之部份薄。 以覆蓋在配線5 1 8之方式，在層間絕緣層5 2 4上形成層 間絕緣層5 25。 參照圖2 8和圖2 9，在層間絕緣層5 2 5上形成由多晶5夕 28 312/發明說明書(補件)/92-06/92107729 200403673 層構成之配線5 1 9 °該配線5 1 9與上述配線5 1 2 —起用來 形成記憶單元3 5 b中之電容器3 2之上部電極。在配線5 1 9 ’ 突出成爲棒狀之部份529是p通道薄膜電晶體27b之閘 極。 配線5 1 9經由接觸部5 1 3電連接到配線5 1 2。另外’因 爲配線.5 1 8和配線5 1 9是構成電容器32所必要者’所以被 配線5 1 8和配線5 1 9包夾之部份之層間絕緣層5 25之厚度 變成爲比其他之部份薄。以覆蓋在該Vcc配線5 1 2之方式， 在層間絕緣層5 25上形成層間絕緣層5 26。 另外，本實施形態之記憶單元35b之動作，因爲與實施 形態1之記憶單元3 5之動作相同’所以不再重複其說明。 在本實施形態，在反相器26、29之構造中，使用多層積 層之P通道薄膜電晶體24b、27b，用來代替p通道MOS 電晶體24、27。因此，利用p通道薄膜電晶體之多層積層’ 用來構成平行平板型之積層電容器。利用此種方式，電容 元件不需要個別的形成，記憶單元之平面佔用面積可以縮 小電容元件之部份。 另外，實施形態1〜3之傳輸閘電晶體是η通道M〇S電 晶體，但是並不只限於此種方式，亦可以使用其他種類之 電晶體。 實施形態2之電阻元件是由多晶矽層構成，但是並不只 限於此種方式，亦可以使用其他種類者。 在本發明之半導體記憶裝置中，最好是使第1反相器和 第2反相器之各個，由互反之導電型之第1電晶體和第2 29 312/發明說明書(補件)/92-06/92107729 200403673 電晶體構成，和使電容元件形成在傳輸閘電晶體之上部。 利用此種方式，反相器之各個之電晶體之構成可以使用：P 型電晶體，用來補充資料保持時之從電容元件洩漏之電荷 之部份；和η型電晶體，用來將低位準之記憶節點保持在 GND位準。因此，可以利用依照處理尺寸之最小尺寸之電 晶體之簡易構造，用來構成反相器，可以縮小記憶單元之 平面佔用面積。另外，因爲電容元件形成在傳輸閘電晶體 之上部，所以可以形成大表面積之電容元件之電極。 本發明之半導體記憶裝置最好是使第1反相器和第2反 相器之各個之第1電晶體成爲薄膜電晶體。薄膜電晶體因 爲可以形成在基板表面之大型電晶體之上層，所以當與橫 向排列大型電晶體之情況比較時，記憶單元之橫方向之空 間可以省略，可以更進一層的縮小記億單元之平面佔用面 積。另外，假如使各個第1電晶體成爲薄膜電晶體時，則 可以省略2個導電性井區域中之1個，在記憶單元內只需 單一之井區域就足夠。因此，記憶單元之平面佔用面積可 以更進一層的縮小。 本發明之半導體記憶裝置最好是使第1反相器之第1電 晶體和第2反相器之第1電晶體積層多層，用來構成電容 元件。利用此種構件，因爲可以利用薄膜電晶體之多層積 層用來構成平行平板型之積層電容器，所以電容元件不需 要與薄膜電晶體分開的形成。 本發明之半導體記憶裝置最好是使第1反相器和第2反 相器之各個由電阻元件和電晶體構成，和使電容元件形成 30 312/發明說明書(補件)/92-06/92107729 200403673 在電阻元件和傳輸閘電晶體之間。在形成記憶單元時，於 互反之導電型之第1和第2電晶體均形成在基板之情況， 需要將2個之導電性井區域設在基板。但是，經由使用電 阻元件代替一方之導電型之電晶體，可以省略2個導電性 井區域中之1個，在記憶單元內只要單一之井區域就足 夠。因此，記憶單元之平面佔用面積可以更進一層的縮小。 另外，經由使電容元件形成在電阻元件和傳輸閘電晶體之 間，因爲用以形成電容之電極不經由電阻元件電連接到傳 輸閘電晶體，所以可以防止電阻元件對用以形成電容之電 極造成影響。 【圖式簡單說明】 圖1是槪略方塊圖，用來表示本發明之實施形態1〜3 之半導體記憶裝置之全體構造。 圖2是電路圖，用來表示本發明之實施形態1之半導體 記憶裝置之被配置在記憶單元陣列內之記億單元之構造。 圖3是平面槪略圖，用來表示本發明之實施形態1之 DRAM之記憶單元陣列之構造之一部份。 圖4是平面圖，用來表示圖3之單位單元區域A和C之 平面布置構造。 圖5〜圖9是平面圖，依照順序用來表示從圖4之平面 布置構造之從下層起之第1層〜第5層。 圖1 0是沿著圖4之X-X線之槪略剖面圖。 圖1 1是電路圖，用來表示本發明之實施形態2之半導體 記憶裝置之被配置在記憶單元陣列內之記憶單元之構造。 31 312/發明說明書(補件)/92-06/92107729 200403673 圖1 2是平面槪略圖，用來表示本發明之實施形態2之 DRAM之記憶單元陣列之構造之一部份。 圖13是平面圖，用來表示圖12之單位單元區域A和C 之平面布置構造。 圖14〜圖18是平面圖，依照順序用來表示圖13之平面 布置構造之從下層起之第1層〜第5層。 圖19是沿著圖13之XIX-XIX線之槪略剖面圖。 圖20是電路圖，用來表示本發明之實施形態3之半導體 記憶裝置之被配置在記憶單元陣列內之記憶單元之構造。 圖2 1是平面槪略圖，用來表示本發明之實施形態3之 DRAM之記憶單元陣列之構造之一部份。 圖22是平面圖，用來表示圖21之單位單元區域A和C 之平面布置構造。 圖23〜圖28是平面圖，依照順序用來表示圖21之平面 布置構造之從下層起之第1層〜第6層。 圖29是沿著圖22之XXIX-XXIX線之槪略剖面圖。 圖30是電路圖，用來表示DRAM之記憶單元陣列上之 排列成爲行列狀之記憶單元之構造。 (元件符號說明） 1 半導體記憶裝置 2 控制信號端子 3 時脈端子 4 位址端子 5 資料輸入/輸出端子 32 312/發明說明書(補件)/92-06/92107729 200403673 6 控制信號緩衝器 7 時脈緩衝器 8 位址緩衝器 9 輸入/輸出緩衝器 10 控制電路 11 列位址解碼器 12 行位址解碼器 13 感測放大器/輸入輸出控制電路 14 記憶單元陣列 21、3 16、40·9、5 09、1 00 8 位元線 22 、 303 、 401 、 501 、 1006 字線 23、25、28、1002 η 通道 MOS 電晶體 24、27 ρ通道MOS電晶體 26 第1反相器 29 第2反相器 3 00 ρ井區域 301 η井區域 3 20 矽基板 321 、 322 、 323 、 324 層間絕緣層 311 GND配線 3 12 V c c配線 33
312/發明說明書(補件)/92-06/92107729