TW200402843A - Method of manufacturing semiconductor integrated circuit device - Google Patents

Method of manufacturing semiconductor integrated circuit device Download PDF

Info

Publication number
TW200402843A
TW200402843A TW92105478A TW92105478A TW200402843A TW 200402843 A TW200402843 A TW 200402843A TW 92105478 A TW92105478 A TW 92105478A TW 92105478 A TW92105478 A TW 92105478A TW 200402843 A TW200402843 A TW 200402843A
Authority
TW
Taiwan
Prior art keywords
insulating film
wiring
circuit device
semiconductor substrate
integrated circuit
Prior art date
Application number
TW92105478A
Other languages
English (en)
Inventor
Junji Noguchi
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Publication of TW200402843A publication Critical patent/TW200402843A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • H01L21/02074—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers the processing being a planarization of conductive layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

200402843 玖、發明說明： 【發明所屬之技術領域】 本發明係關於一種半導體積體電路裝置之製造技術，尤 其係關於一種可有效地適用於具有以化學機械研磨（CMP ;Chemical Mechanical Polishing)法形成埋設佈線之工序的 半導體積體電路裝置之製造技術，該埋設佈線係以銅為主 成分的導電膜所構成。 【先前技術】 埋設佈線結構係藉由被稱為銅單喪入（Single Damascene) 法或銅雙彼入（Dual Damascene)法的嵌入式佈線技術所形 成。該嵌入式佈線係經在形成於絕緣膜的佈線溝渠或孔等 佈線埋設用開口部内埋設佈線材料後，以化學機械研磨法 除去開口部外側之不必要佈線材料而成者。 但是佈線材料若為鋼（Cu)，則由於Cu與如鋁（A1)等金屬相 形下較容易擴散於絕緣膜中，因此一向是以阻障金屬膜覆 蓋佈線之底面及側面，以使佈線不致於直接接於絕緣膜， 同時以表面保護絕緣膜加以被覆佈線表面，藉以防止佈線 中CU擴散於周圍絕緣膜之問題。 關於防止佈線中Cu擴散於周圍絕緣膜之技術，則有曾在 日本專利特開平第11_111843號公報或特開平第1()_5()632號
揭露一種 障絕緣膜之結構。另在特開平第1〇_5〇632號公報則 種將⑽線與阻障金屬膜之各上面形成為比絕緣膜 83851 -6 - 200402843 又上面為低，並在該處埋設阻障絕緣膜之結構。 【發明内容】 發明所欲解決之問題 本發明人正在研發中之LSI(大型積體電路），係概略經由 如下述製程來形成CU佈線。 首先經在沉積於半導體基板上的絕緣膜形成開口部後， 在包含開口部内部之絕緣膜上部沉積由氮化欽膜等構成之 阻障金屬膜，並在阻障金屬膜上部形成具有膜厚比開口部 深度為厚的Cu膜。接著以化學機械研磨法除去開口部外側 之不必要的Cu膜與阻障金屬膜，藉以將以佈線形成於開口 部内部。 接著將基板1移送於洗淨處理部，實施洗淨（下稱為後洗 淨）’以除去因上述化學機械研磨處理而附著於半導體基板 表面的研漿等異物。 該後洗淨處理包括鹼洗處理與其後之酸洗處理。鹼洗處 理係為中和附著於半導體基板表面的含氧化劑之酸性研漿 而在邊供給弱鹼性藥液邊洗淨半導體基板表面。經鹼洗處 理後之酸洗處理係以除去殘留金屬、降低絕緣膜表面之懸 鏈（dangling bond)及除去絕緣膜表面之凹凸為目的，而在邊 供給含酸水溶液邊洗淨半導體基板表面者。 上述酸洗處理之藥液，若使用如稀氟酸（DHF)般之強酸， 則雖能除去在化學機械研磨處理中所產生的Cu佈線表面之 薄的氧化層（CuO)，但也有可能會蝕刻到Cu佈線本身，使其 剖面積變小而導致電阻增大。因此，特別是在€11佈線之線 83851 200402843 寬為微小之情形下，較佳為使用含如有機酸般的弱酸之藥 液。但以含有機酸的藥液實施洗淨時，因為無法除去Cu佈 線表面之氧化層（CuO)，所以必須緊接著而實施氫退火等還 原處理，藉以除去氧化層（CuO)。 接著使用電漿CVD(化學氣相沉積）法等，在結束上述後洗 淨處理之半導體基板表面沉積由氮化>5夕膜等構成之表面保 護（cap)絕緣膜。 本發明人發現若在自結束上述後洗淨處理後直至沈積表 面保護絕緣膜之期間，使半導體基板放置於潔淨室内時， 經過一定時間後Cu佈線之TDDB(時效介電崩潰；Time Dependence on Dielectric Breakdown)壽命即將急劇地下降 之現象。該Cu佈線之TDDB壽命係一種以客觀方式推測絕緣 擊穿的時間相依性之尺度，係在特定溫度（例如140°C )測定 條件下對於Cu佈線間施加較高電壓，並描繪成自施加電壓 起直至絕緣擊穿之時間相對於施加電場之圖表，而由該圖 表經外插於實際使用電場強度（例如0.2 MV/cm)所求得之時 間（壽命）者。 本發明之目的在於提供一種能抑制Cu佈線的TDDB壽命 降低之技術。 本發明之上述及其他目的與新穎特徵，當可由本說明書 及附件圖式更加明暸。 解決問題之手段 茲扼要將本案所揭示發明中較具代表性者說明如下。 本發明之半導體積體電路裝置之製造方法，係包含以下 83851 - 8 - 200402843 工序：⑷經在半導體基板上沉積第_絕緣膜後，在上述第 -絕緣膜形成佈線埋設用開口部之工序；（b)在包含上述開 口 ^内的上述第-絕緣膜上沉積以銅為主成分而:有的: “吴〈工序’ (C)以化學方式或機械方式研磨上述導電膜而 使其殘留於上述開口部内，藉以在上述開口部内形成由上 述導電膜構成的佈線之工序；⑷經上述⑷工序之後，洗淨 上述半導縣板表面之王序；⑷訂述⑷王序之後，在上 述半導體基板上沉積第二絕緣膜，藉以使上述佈線上面以 上述第二絕緣膜加以被覆之工序；且經結束上述（句工序之 後，以4日内實施上述（6)工序之方式而管理生產線者。 【實施方式】 兹根據圖式將本發明之實施形態詳加說明如下^惟在用 以說明實施形態之所有圖中具有同—機能者，則附以同一 元件符號並省略其重覆說明。 本實施形態係適用於形成在半導體基板之互補型 MlSFET(Complementary Metal Insulator Semiconductor Field Effect Transistor ;互補型金屬絕緣體半導體場效電晶體）上 邵形成Cu佈線的LSI(大型積體電路）之製造方法者。以下配 合圖式就該LSI之製造方法加以說明。 首先如圖1所示，準備由單晶矽構成之晶圓狀半導體基板 (下稱為基板，也有稱為晶圓之情形}1，並在該基板丨之主面 形成元件隔離溝渠2、p型井4及η型井5後，在p型井4形成n 通道型MISFETQn，在n型井5形成p通道型MISFETQp。 要形成上述元件隔離溝渠2，則將元件隔離區之基板1加 83851 200402843 以触刻而形成溝渠後’在包含溝渠内部之基板i上以cvd (化學氣相沉積）法㈣氧切膜3，接著以化學機械研磨法 除去溝渠外部之氧切膜3即可。至於要形成p型井心型 井5，則經在基板部分藉離子植人法將硼植入，在另 :部分則藉離子植人法將磷植人後，使基板！加以熱處理， 藉以使該等雜質擴散於基板1内即可。 η通道型MlSFETQn及p通道型MISFETQp，可使用習知製 財任-方法來形成，例如，如下述而形成。首先以水蒸 汽使基板1氧化，藉以在p型井心型井5之各自表面形成由 氧化石夕膜構成之閘絕緣膜6後，以CVD法在閘絕緣膜6上部 沉積多晶矽膜，接著在p型井4上部之多晶矽膜藉離子植入 法將磷植入，在η型井5上部之多晶矽膜藉離子植入法將硼 植入後，藉由以光阻膜作為掩模的乾蝕刻法，對多晶矽膜 施予圖案形成製程，以形成閘極7。 接著、纟i在ρ型井4藉離子植入法將磷或琪植入，以形成低 雜質濃度之ιΓ型半導體區8,在11型井5藉離子植入法將硼植 入’以形成低雜質濃度之ρ-型半導體區9後，以Cvd法在基 板1上沉積氮化矽膜，接著以各向異性方式蝕刻該氮化矽膜 ，以在閘極7之侧壁形成側壁間隔物10。接著在ρ型井4藉離 子植入法將磷或碘植入，以形成高雜質濃度之η+型半導體 區11(源極、汲極），在η型井5藉離子植入法將硼植入，以形 成Ρ+型半導體區12。 接著經洗淨基板1之表面後，在閘極7、η+型半導體區u( 源極、汲極）及p+型半導體區12(源極、汲極）之各自表面形 83851 -10- 200402843 成金屬氧化物層13。要形成金屬氧化物層i3，則在基板以 以滅鐘法沉積C。(鉛）膜，接著錢氣氣芬巾施加熱處理使 基板1及閘極7與C。膜進行反應後，以濕蚀刻法除去未經反 應之c。膜即可。藉由到此為止之工序，即可完成n通道型 MISFETQn及p通道型 MISFETQp。 接著如圖2所示，在n通道型組灯灯如及p通道型 MISFETQp之上邵形成第一層w(鎢）饰線2〇。 要形成W佈線20，則首先以CVD法在基板丨上沉積氮化矽 膜15及氧化矽膜丨6,接著將n+型半導體區u(源極、汲極） 及P型半導體區12(源極、汲極）之各自上部的氧化矽膜16 及氮化矽膜15加以乾蝕刻而形成接觸孔17後，在接觸孔17 内部形成金屬栓塞1 8。 上述氧化矽膜16係除經由以甲矽烷（siH4)作為原料氣體 的通常CVD法所形成氧化矽膜外，也可以Bpsp(掺硼的磷矽 玻璃；Boron-doped Phospho Silicate Glass)膜或以旋塗法形 成之SOG(旋塗玻璃；Spin On Glass)膜構成。 要形成金屬栓塞18，則以CVD法在包含接觸孔17内部的 氧化矽膜16上沉積TiN(氮化鈦）膜與W膜，接著以化學機械 研磨法除去氧化石夕膜16上部之不需要的TiN膜及W膜即-可。 接著經以濺鍍法在氧化矽膜16上部沉積W膜，以光阻膜 為掩模的乾蝕刻法對該W膜施予圖案形成製程，藉以在氧 化矽膜16上部形成第一層之w佈線20。第一層之w佈線2〇 係介以埋設在接觸孔17内部之金屬栓塞18而電互連於η通 道型MISFETQn之源極、汲極（η+型半導體區11)或ρ通道型 83851 -11 - 200402843 MISFETQp之源極、汲極（p+型半導體區η)。 其次，如圖3所示，以CVD法或塗布法在W佈線20上部沉 積兩層之絕緣膜21、22，接著經以藉光阻膜作為掩模的乾 蝕刻法在絕緣膜21、22形成通孔23後，在通孔23内部形成 金屬栓塞24。 其中下層的絕緣膜21，為減少W佈線20彼此間之寄生電 容或W佈線20與在其次工序中形成的第二層佈線之寄生電 容，則以介電常數比氧化矽為低的有機高分子、有機矽酸 鹽玻璃等絕緣材料構成。屬於此種有機高分子，則有例如 SiLK(美國The Dow Chemical Co製、比介電常數=2.7、耐熱 溫度=490°C以上、絕緣擊穿耐壓=4.0至5·0 MV/Vm)或聚烯 丙醚（PAE)系材料之 FLARE(美國 Honeywell Electronic Materials製、比介電常數=2.8、耐熱溫度=400°C以上）等。 有機矽酸鹽玻璃則有例如HSG-R7(日立化成工業製、比介電 常數=2.8、耐熱溫度=650°C )、Black diamond(美國 Applied 1^&161^13，111〇製、比介電常數=3.0至2.4、耐熱溫度=450°〇) 、p-MTES(日立開發製、比介電常數=3·2)、CORAL(美國 Novellus Systems，Inc製、比介電常數=2.7至2·4、耐熱溫度 = 500°C)、Aurora2.7(日本A· S· Μ公司製、比介電常數=2·7 、耐熱溫度=450°C)等SiOC(摻碳的二氧化矽）系材料。絕緣 膜21除上述有機系絕緣材料外，也可以SiOF(摻氟的二氧化 石夕）系材料、HSQ(含氫的梦酸鹽；hydrogen silsesquioxane) 系材料、MSQ(含甲基的梦酸鹽·· methyl silsesquioxane)系材 料、多孔質HSQ系材料、多孔質MSQ材料等構成。 83851 -12· 200402843 絕緣膜21上部之絕緣膜22，係為保護機械性強度或耐濕 性比無機系絕緣材料為低的絕緣膜21而形成。絕緣膜22係 除例如以CVD法沉積的氧化矽膜之外，也可以介電常數比 氧化矽膜為低的碳化矽（SiC)或摻氮的碳化矽（SiCN)膜等構 成。碳化矽（SiC)或摻氮的碳化矽（SiCN)膜，可使用例如 BLOk (AMAT公司製）等。 要在形成於絕緣膜21、22的通孔23内部形成金屬栓塞24 ，則經以濺鍍法在絕緣膜22上沉積W膜後，以化學機械研 磨法除去氧化矽膜22上部之不需要的W膜即可。 接著如圖4所示，以CVD法在氧化矽膜22上部沉積兩層的 絕緣膜25、26後，以藉光阻膜作為掩模的乾蝕刻法在通孔 23上部之絕緣膜25、26形成佈線溝渠27。 上述兩層的絕緣膜25、26中之上述絕緣膜26，係由例如 以使用氧與四乙烷基氧矽甲烷（TEOS)作為氣體來源而沉積 的氧化矽膜構成。下層的絕緣膜25係用以在蝕刻絕緣膜26 而形成佈線溝渠27時，充當為停止膜以防止下層的絕緣膜 22受到蝕刻者，其係例如由如氮化矽膜般對於氧化矽膜的 蝕刻選擇比大的絕緣膜構成。此外基於降低佈線間寄生電 容之觀點，也可由介電常數比氮化矽膜為低的摻氮的土氧 化矽（SiON)膜或摻氮的碳化矽（SiCN)膜等構成。 接著如圖5所示，以濺鍍法在包含佈線溝渠27内部的絕緣 膜26上部沉積由氮化鈦膜等構成之阻障金屬膜28後，以濺 鍍法在阻障金屬膜28上部沉積膜厚比佈線溝渠27之深度為 厚的Cu膜30a。 83851 •13- 200402843 阻障金屬膜28係為使沉積於佈線溝渠27内部的Cu膜3〇& 擴散於周圍的絕緣膜26中，或提高Cu膜30a與絕緣膜26之接· 合性而形成。阻障金屬膜28係除氮化鈦膜外，也可由氮化， 鎢（WN)膜、氮化妲（TaN)膜、鈇鎢合金（Tiw)等導電膜構 成。 以濺鍍法形成Cu膜30a時，則在成膜後使基板丨在非氧化 性氣氛中加以熱處理（例如氫氣氛），以使〇11膜3如進行再熱 流（reflow)。另外濺鍍法應以使用能使CuM3〇a完全填滿於 佈線溝渠27内部的長間距濺鍍法或準直器濺鍍法等高方向籲 性濺鍍法為宜。Cu膜30a除濺鍍法外，也可以CVD法、電鍍 法或非電解鍍膜法形成。使用電鍍法時，則經以濺鍍法在 阻障金屬膜28上部形成薄的Cu之晶種層後，使用硫酸銅等 電鍍液，使Cu膜30a生長於晶種層表面。〇11膜3(^除單質的
Cu外，也可由以cu為主成分而含有的Cu合金構成。 接著如圖6所示，以化學機械研磨法除去佈線溝渠27外側 <Cu膜30a及阻障金屬膜28，藉以在佈線溝渠27内部形成第 二層之Cu佈線30。Cu佈線30係介以埋設在通孔23内部之金 ® 屬检塞24而電互連於第一層之w佈線2〇。另外在此雖採用， 藉由在佈線溝渠27内部埋設Cu膜30a，即藉由所謂的銅單嵌 入法而形成Cu佈線30，但也可採取同時在佈線溝渠27與其 - 下部的通孔23内部埋設CuM30a之銅雙嵌入法而形成以佈 線30 〇
Cu膜30a之研磨，雖也可使用例如以礬土、矽土等磨粒與 過氧化氫水或硝酸鐵水溶液等氧化劑為主成分，而將該等 83851 -14 - 200402843 分散或溶解於純水而成的一般性研漿，但基於防止發生於 基板1表面的微刮痕之觀點而言，則仍以使用未含磨粒（無 磨粒研漿）的研漿為宜。 無磨粒研漿係在純水中調配氧化劑、有機酸及防蝕劑而 成者。氧化劑可使用例如過氧化氫（Η202)、氫氧化銨、硝酸 銨、氯化銨等，有機酸可使用例如檸檬酸、丙二酸、富馬 酸、蘋果酸、己二酸、苯甲酸、苯二酸、酒石酸、乳酸、 琥珀酸、草酸等。上述氧化劑中過氧化氫係不含金屬成分 且並非為強酸，因而適合使用於研漿之氧化劑。另外上述 有機酸中，檸檬酸也作為食品添加劑而為一般使用，毒性 低，且其廢液之害也低，又無臭味，對於水之溶解度也高 ，因此適合使用於研漿之有機酸。 防蝕劑可使用例如苯并三唑（ΒΤΑ)、ΒΤΑ羧酸等ΒΤΑ衍生 物、十二烷硫醇、三唑、甲苯三唑等，但特別是使用苯并 二唑時，即可在Cu佈線30表面形成出穩定的抗蝕性保護膜 。防蝕劑之添加量，以研漿全量之〇 〇〇1至丨重量％左右即可 。為避免添加防蝕劑所引起研磨速率降低，也可視需要而 添加聚丙烯酸、聚甲基丙稀酸、該等之銨鹽或乙二胺四醋 酸（EDTA)等。 當使用上述無磨粒研漿而實施化學機械研磨法時，首先 Cu膜30a之表面即因氧化劑而受到氧化，在表面形成出薄的 氧化層（CuO)。接著當供應可使氧化物水溶性化的物質時， 邵分上述氧化層就變成水溶液而溶出，並使其膜厚變薄。 氧化層變薄I邵分將再度爆露於氧化性物質而使氧化層厚 83851 •15- 200402843 度增加，並反覆進行該反應而進行化學機械研磨法。 •接著，研磨因研磨Cu膜30a而露出的絶緣膜26上之阻障金· 屬膜28。阻障金屬膜28之研磨係使用含礬土、矽土等磨粒· 之研漿，但應使用氧化劑比率比上述無磨粒研漿減少且增 加防蝕劑比率者。使用此種研漿，即可在不致於造成佈線 溝渠27内部之研磨過量下，除去絕緣膜26上之阻障金屬膜 28 ° 接著對於上述Cu佈線30表面施加防蝕處理。該防蝕處理 係為在Cu佈線30表面形成疏水性保護膜所需之處理，其係 _ 精由將例如含有如上述苯并三唑（BTA)般的防蝕劑之藥液 供給於基板1而實施。 接著，將結束防蝕處理之基板丨搬送於後洗淨處理部，以 除去經由上述化學機械研磨處理所附著於基板丨表面，即附 著於Cu佈線30表面或絕緣膜26表面之研漿等異物。經結束 防蝕處理之基板丨，在直至搬送至後洗淨處理部之期間，則 I時保官於浸潰處理部，以防止乾燥引起之Cu佈線3〇的氧 化維續進行。浸潰處理部具有可使特定片數之基板丨浸潰在· 例如;襄純水溢流的浸潰槽（儲料槽）中而保管之結構。惟基板 1表面 < 乾燥防止，例如純水噴淋器的澆水等只要至少能使 基板1表面保持於濕潤狀態之方法，則不限定於上述在浸潰-才曰中疋保官方法。基板i自浸潰處理部至後洗淨處理部的搬 运，應在仍保持著基板i表面的濕潤狀態下迅速地完成。 後洗淨處理包括鹼洗處理與其後之酸洗處理。鹼洗處理 ,、、、、、中和附著在基板1的含氧化劑酸性研漿而邊供給p H 8 83851 -16 - 200402843 左右心弱鹼藥液邊對基板丨表面施加擦洗洗淨或刷子洗淨 。鹼性藥液可使用例如含氨基乙醇〇 〇1%左右之水溶液 (DAE :稀釋氨基乙醇；Dilmed Amin〇。 鹼洗處理後之酸洗，係以提高11〇£^特性、除去殘留金屬 、減少絕緣膜26表面之懸鏈、及除去絕緣膜％表面之凹凸 為其目的，其係在邊供給含檸檬酸等有機酸之藥液，例如 ELECTRACLEAN(EC)(美國 Applied Materials，Inc製，ΡΗ 5·5) 或CIREX(和光純藥製）等邊對基板丨表面施加擦洗洗淨或刷 子洗淨。或者也可使用杯型液淨方式或筆型洗淨方式。另 也可先行或併行於後洗淨處理而對於基板丨表面施加純水 擦洗洗淨、純水超音波洗淨、純水流洗淨、或純水旋轉洗 淨，或對基板1背面施加純水擦洗洗淨。經結束後洗淨處理 之基板1，係經由旋轉乾燥機等乾燥處理而除去表面水分後 ，搬送至次一工序。 上述後洗淨處理也可使用氫氧化銨與稀氟酸（DHF)而實 施。此種情形下，由於氟酸係屬比有機酸為強的酸，能除 去在化學性機械研磨處理所產生Cu佈線30表面之薄的氧化 層（CuO)，因而可簡化或省略後續工序之氫退火處理。但是 若使用氟酸，則不僅是Cu佈線30表面之氧化層（Cu〇)，連以 佈線30本身也會受到蝕刻，使其剖面積變小，以致有可能 使電阻增大。因此Cu佈線30之線寬特別微小時，則以使用 上述含有機酸溶液為宜。 惟以含有機酸水溶液實施酸洗時，由於Cu佈線30表面之 氧化層（CuO)無法除去，因而必須藉由後續的氫退火處理來 83851 -17- 200402843 除去該氧化層（CuO)。另外即使使用上述氟酸而實施酸洗， 為了防止Cu佈線3 0受到敍刻，較佳為不宜只是一味的依賴 酸洗處理而完全除去氧化層（Cu〇)，理應採取將酸洗限制於 尚未完全除去氧化層（CuO)的程度之短時間，而以後續氫退 火處理來完全除去所殘留的氧化層（Cu〇)之方法。 氫退火處理係一種在例如200至4751之氫氣氣氛中對基 板1實施0.5至5分鐘左右的熱處理，藉以使（：11佈線3〇表面之 氧化層（CuO)還原、除去之處理。該氫退火處理應在結束後 洗淨處理後，儘可能迅速（較佳為半日以内）實施為宜。若將 、、’二結束敗洗處理的基板1長時間放置於潔淨室内，則由於在 與潔淨室内空氣接觸的Cu佈線30表面，氧化層（Cu〇)會繼續 生長’因而即使雖已施加過氫退火處理，但氧化層（Cu〇) 之除去仍然顯得不夠完善而招致tddb壽命降低。 接著如圖7所示，以CVD法在絕緣膜26上部沉積由氮化矽 膜構成之表面保護絕緣膜31，藉以將。佈線3〇以表面保護 絕緣膜31加以覆蓋。表面保護絕緣膜3丨係為防止因Cu*Cu 佈線30表面向周圍擴散，致使絕緣膜TDDB壽命下降之問題 而形成。另外基於降低佈線間寄生電容之觀點，也可以介 電常數比氮化矽膜（ε =7 〇)為低的摻氮的碳化矽（sic^)膜 (ε 4·8)、奴化矽（SlC)膜（£ =4·5)、摻氮的二氧化矽⑶⑽） 膜（ε =4.2)等構成表面保護絕緣膜31。 表面保護絕緣膜31之沉積，係使用例如二極管平行板型 之電漿CVD裝置等而實施，但也可先於表面保護絕緣㈣ <成膜而導入氨（ΝΗ3)氣體，以在基板1表面施加氨電漿處 83851 -18- 200402843 理。另外也可替代該氨電漿處理而在氨電漿處理之前或之 後使氫氣流入於處理室内，以在基板1表面施加氨電漿處理 。由於對基板1表面施加使用該等還原性氣體之電漿處理， 藉此便能大致完全地除去在後洗淨處理（特別是酸洗）所未 能除去的基板1表面之異物或在後洗淨處理附著於基板1表 面之有機物殘渣，或在上述氫退火處理未能除去的cu佈線 3 0表面之氧化層（CuO)寺’因此能使C u体線3 0表面之淺漏電 流減少，更加提高TDDB壽命。 根據本發明人所得之見解，基於防止TDDB壽命下降之觀 點而言，自經上述化學機械研磨處理後之後洗淨處理起直 至沉積表面保護絕緣膜31之一連串製程，應以在特定時間 内貫施為宜。換言之經由本發明人之檢討即得以明暸··經 形成Cu佈線3〇後，直至以表面保護絕緣膜31被覆其表面之 期間’基板1表面若長時間暴露於潔淨室内空氣，則將招致 TDDB壽命下降之結果。 圖8係自經使用上述氨基乙醇（DAE)與CIREX而實施經化 學機械研磨（CMP)後的後洗淨處理之後，直至開始沉積由氮 化石夕膜構成之表面保護絕緣膜3 1為止的基板放置日數（橫 轴）與擊穿電場強度（縱軸）之關係加以實測而成之圖表。由 孩圖即得知：經放置後自第5、6日起擊穿電場強度即將開 始下降’之後則下降成初始值的大約一半左右。 圖9係顯示與上述同一試樣的TDDB壽命之放置時間相依 性圖表。由該圖即得知··自剛放置後直至第4日之Tddb壽 命雖然相同，但自第4日起至第5日之間則下降約三位數、 83851 -19- 200402843 自第5日至第6日之間則下降約三位數、自第6日起至第11日 之間則下降約二位數般，當放置經過第4曰時TDdb壽命即 將急劇地下降之現象。 接著於圖10顯示改變表面保護絕緣膜3丨之材料及後洗淨 之藥液而實施相同測定之結果。由此結果即得知:(1)以掺 氮的杈化矽膜構成表面保護絕緣膜時，tddb壽命退化比以 氮化石夕膜構成之情況為少（約三分之—），⑺使用氟酸而實 知後洗淨時TDDB哥命雖不大會有變化，但若使用cIREX 或EC而貝犯後洗淨時，任何一種當經放置第丨〇日時丁 壽命即將退化之現象。 由上述足釔果，將經由本發明人檢討的因放置時間所 引起TDDB壽命退化模型顯示於圖n。 若以透射型電予顯微鏡（TEM)觀察自後洗淨處理經過4日 之基板i表面’則有眾多微小Cu粒子發生於相鄰接的&佈線 3〇間疋絕緣膜26表面。按該Cu粒子就是大氣中水分附著於 暴露在潔淨室内空氣的〜佈線3G而使Cu離子析出所形成者 尤’、疋使用CIREX或EC等有機酸而實施後洗淨時，由於 Cu佈線30表面之氧化層（Cu〇)無法除去，以致容易由與大氣 中水分起反應而腐蚀的氧化層（Cu〇)產生Cu離子。加上在a 体線30與Cu佈線30之間，有可能因在化學機械研磨工序中 、充私（Charge up)等一些原因而產生微微的電位差。由其 、-果’可推測為上述Cu粒子就因該電位差而流出於絕緣膜 2 6表面’以致引起τ D D b壽命退火或体線㈣漏。相對地使 用氟酸而實施酸洗淨時，由於能除去氧化層（Cu〇)，Cu佈線 83851 -20- 200402843 30表面將再度受到氧化而形成氧化層（CuO)，加上由此氧化 層（CuO)直至產生仏離子南需某一程度之時間。.因此在此種 情形下，與使用有機酸而實施後洗淨之情況相較.，TDDB壽 命退化之放置時間相依性理應為小。 由以上之檢討結果得知下述結論：自經化學機械研磨處 理後之後洗淨處理直至表面保護絕緣膜31之沉積，即佈線 30會被暴露於大氣中氧氣或水分之時間應限制為4日以内 。換T之在具有如上述Cu佈線形成工序之生產線中，生產 線足設計及管理方法應採取以4日以内就結束自後洗淨處 理工序直至表面保護絕緣膜31的沉積工序之方式。 另方面，在實際LSI生產線上，也有因發生如裝置故障 或產生不良品等不測情況而不得不暫停生產線之情況。因 此即使已在貫行4日以内須結束自後洗淨處理工序直至表 面保護絕緣膜31沉積工序之管理情況下也有上述期間有不 仔不超過4日之情況。 其因應對策，則有一種例如圖12所示，將收容有經結束 後洗淨處理之基板（晶圓口之晶圓匣4〇保管於保管箱4ι内， 且為避免與氧氣或水分接触而邊將實質上並未含水分之氮 耽等非氧化性氣體供給於保管箱41内邊保管基板（晶圓W之 方法此種形下，若在保管箱41中如予以放置除濕劑42 ，或如圖13所示，在晶圓匣4〇中放置除濕劑42，，則可更有 效地抑制Cu佈線30氧化或腐蝕的進行。另外即使已在於執 T於4日内即如期完成自經後洗淨處理直至沉積表面保護 、’、巴、’彖膜3 1之h形，若c u佈線3 〇表面在其期間中暴露於 潔淨室内空氣，則將造成引起上述“離子發生之不良 83851 -21 - 200402843 結果。因而對於此種情形下，將收容有基板（晶圓）丨之晶圓 匿40保管於如上述保管箱41内之方法，仍屬上策。 其他對於自後洗淨處理工序直至表面保護絕緣膜31之沉 積工序，已經過4日時之因應對策，則有一種將基板1再度 搬送於後洗淨處理工序而再行表面洗淨後，沉積表面保護 絕緣膜31之方法也屬有效。此種情形下，若將經施予再洗 淨處理之基板1長時間放置於潔淨室内，則由於。佈線3〇 表面將再度氧化、腐蝕，因此該再洗淨處理應於即將沉積 表面保護絕緣膜31之前實施。另外已結束再洗淨處理之基 板1，即使在不得不暫時予以放置時，若將之保管於上述保 管箱41内，即可使Cu佈線30表面之再氧化、腐蝕抑制於最 小限度。 另外也可替代上述再洗淨處理而再度實施上述氫退火處 理，使Cu佈線30表面加以還原處理後再行表面保護絕緣膜 31之沉積。此時若能預測得到放置基板丨之時間即將拉長時 ’較有效的方法就是按特定時間反覆執行氫退火處理。此 氫退火處理也可與上述再洗淨處理或還原性電漿處理等組 合而實施。 再者也可採取將基板1再回送於化學機械研磨工序，使 佈線30表面研磨成薄，然後實施上述後洗淨處理及氫退火 處理後施予表面保護絕緣膜31之沉積。或者也可以經以氣 酉艾（DHF)洗淨基板1，使表面氧化物或以粒子等除去後，施 予表面保護絕緣膜3 1之沉積。但是使用再度實施化學機械 研磨的方法或使用氟酸的再洗淨方法時，由於也有可能會 83851 •22- 200402843 削到Cu佈線3 0本身，使其剖面積變小、增大電阻，因此需 要留意。 對於自後洗淨處理工序直至表面保護絕緣膜31之沉積工 序，已經過4日之基板1，若施加如上述的再生處理，即可 使TDDB壽命退化抑制於最小限度，確保LSI之可靠性、生 產良率。另外上述再生處理雖然也可單獨實施其中任一者 ，但也可組合複數項處理而實施。 如此，在實際LSI之生產線上須要採用自後洗淨處理工序 直至表面保護絕緣膜3 1之沉積工序的放置期間會在於4日 以内的管理系統，且對於該放置期間已經過4日的基板1， 則須採用能迅速實施如上述再生處理之管理系統。另外若 在工廠内設有複數條具有Cu佈線形成工序的LSI生產線時 ’則應在各自生產線建立自後洗淨處理工序直至表面保護 絕緣膜3 1之沉積工序，能限於4日以内之管理系統，與能對 於放置期間已經過4日的基板1實施再生處理之管理系統。 管理自後洗淨處理工序直至沉積表面保護絕緣膜31的放 置期間之方法，可採取例如圖14(a)、（b)所示，在收容已結 束後洗淨處理的基板（晶圓）1之上述晶圓匣4〇或保管箱41之 表面，與通常工序控制卡或批量碼顯示卡等一起貼上放置 時間控制卡，而在此卡上記入化學機械研磨處理及後洗淨 處理之結束日期或允許放置時間等而管理之方法。 此外如欲確實地防止管理失誤或作業錯誤，則可採取與 如上述放置時間控制卡分開而另外製備例如圖14(幻所示放 置日數或是否正在再生處理中之訊息一目瞭然的放置時間 83851 -23- 200402843 (再生卡等，或者如圖15所示在保管晶圓㈣或保管箱41的 潔淨室内晶圓堆放場設置命栽女 琢〃又罝。己載有放置日數或需不需要再生 處理等顯示卡。 w再者如圖16所不’在用以管理工廠内全部生產線之主電 細：建構-種預先輸人例如自結束化學機械研磨處理及後 洗淨處理直至沉積表面保護絕緣膜31之放置時間或有益再 生處理等資料’且能在用以管理批量進行情形的電腦終端 機營幕上顯示出該等資料之管理系統。並且賦予例如在放 置時間雖已經過4日但仍未實施再生處理時之情形下，則將 禁止沉積表面保護絕緣膜31之警告顯示於電腦終端機，或 倘若放置時間接近4日時則在電腦終端機顯示其訊息，或發 出警告聲之功能，便可更確實地防止管理失誤或作業錯誤。 如圖17所示，藉引進上述本實施形態之管理方法，便可 有效地抑制Cu佈線30之TDDB壽命退化。 以上係根據實施形態具體說明由本發明人完成之發明， 但本發明並非侷限於上述實施形態，在不脫離本發明精神 範圍内當可作各種變化例。 發明之效果 兹扼要說明由本案揭露之發明中可由較具代表性者獲得 之效果如下。 經使用化學機械研磨法在絕緣膜開口部内形成以鋼為主 成分而含有之佈線後，以表面保護絕緣膜被覆上述佈線表 面時，藉由以4日以内實施自佈線之形成直至表面保護絕緣 膜之沉積，便可抑制Cu佈線之TDDB壽命退化。 83851 -24- 200402843 膜之沉積9便可抑制Cu佈線之TDDB壽命退化。 【圖式簡單說明】 生圖1係顯示本發明一實施形態之半導體積體電路裝置製 k方法的半導體基板重要部分剖面圖。 圖2係顯示本發明一實施形態之半導體積體電路裝置之 製造方法的半導體基板重要部分剖面圖。 圖3係顯示本發明一實施形態之半導體積體電路裝置之 製造方法的半導體基板重要部分剖面圖。 圖4係顯示本發明一實施形態之半導體積體電路裝置之 製造方法的半導體基板重要部分剖面圖。 圖5係顯示本發明一實施形態之半導體積體電路裝置之 製造方法的半導體基板重要部分剖面圖。 圖6係顯示本發明一實施形態之半導體積體電路裝置之 製造方法的半導體基板重要部分剖面圖。 圖7係顯示本發明一實施形態之半導體積體電路裝置之 製造方法的半導體基板重要部分剖面圖。 圖8係自經實施化學機械研磨後的後洗淨處理後，直至沉 積表面保護絕緣膜為止的基板放置日數（橫軸）與擊穿電場 強度（縱軸）之關係加以實測而成之圖表。 圖9係顯示圖8之測定所使用試樣的TDDB壽命之放置時 間相依性。 圖10係就兩種表面保護絕緣膜加以實測自經實施化學機 械研磨後的後洗淨處理後，直至沉積表面保護絕緣膜為止 的基板放置日數（橫軸）與擊穿電場強度（縱軸）之關係而成 之圖表。 83851 -25- 200402843 圖11係顯示經由本發明人檢討的因放置時間所引起 TDDB壽命退化模型之模式圖。 圖12係顯示結束後洗淨處理的半導體基板之保管方法一 實例說明圖。 圖13係顯示結束後洗淨處理的半導體基板之保管方法一 實例說明圖。 圖14(a)、（b)、（c)係顯示自後洗淨處理起直至表面保護絕 緣膜之沉積的基板管理方法一實例說明圖。 圖15係顯示自後洗淨處理起直至表面保護絕緣膜之沉積 的基板管理方法一實例說明圖。 圖16係顯示自後洗淨處理起直至表面保護絕緣膜之沉積 的基板管理方法一實例說明圖。 圖Π係顯示引進本發明一實施形態之半導體基板管理方 法而製造的Cu佈線之TDDB壽命圖表。 【圖式代表符號說明】 1 半導體基板（晶圓） 2 元件隔離溝渠 3 氧化矽膜 4 P型井 5 η型井 6 閘絕緣膜 7 閘絕緣膜 8 型半導體區 9 型半導體區 83851 -26- 200402843 10 側壁間隔物 11 n+型半導體區（源極、汲極） 12 p+型半導體區（源極、汲極） 13 金屬氧化物層 15 氮化矽膜 16 氧化矽膜 17 接觸孔 18 金屬栓塞 20 W佈線 21、22 絕緣膜 23 通孑L 24 金屬栓塞 25 ^ 26 絕緣膜 27 佈線溝渠 28 阻障金屬膜 30a Cu膜 30 Cu佈線 31 表面保護絕緣膜 40 晶圓 41 保管箱 42 除濕劑 Qp 通道型MISFET(金絕半場效電晶體） Qn 通道型MISFET(金絕半場效電晶體） 83851 -27-

Claims (1)

  1. 200402843 拾、申請專利範園： 1· 一種半導體積體電路裝置之製造方法，其特徵為包含以 下工序： (a) 經在半導體基板上沉積第一絕緣膜後，在上述第一 絕緣膜形成佈線埋設用開口部之工序； (b) 在包含上述開口部内的上述第一絕緣膜上沉積以 鋼為主成分而含有的導電膜之工序； (c) 以化學方式或機械方式研磨上述導電膜而使其殘 留於上述開口部内，藉以在上述開口部内形成由上述導 電膜構成的佈線之工序； (d) 經上述（c)工序之後，洗淨上述半導體基板表面之工 序；以及 (e) 經上述（d)工序之後，在上述半導體基板上沉積第二 絕緣膜’藉以使上述佈線上面以上述第二絕緣膜加以被 覆之工序；且 經結束上述（d)工序之後，以4日内實施上述（e)工序之 方式而管理生產線者。 2. 如令請專利範圍第丨項之半導體積體電路裝置之製造方 法，其中用以洗淨上述半導體基板表面之工序，係包含 使用含有機酸的藥液之酸洗處理。 3. 如申請專利範園第2項之半導體積體電路裝置之製造方 法，其中更包含經實施上述酸洗處理後，先於上述⑷工 序而將上述半導體基板表面施加氬退火處理之工序。 4. 如申請專利第丨項之半導體積體電路裝置之製造方 83851 200402843 法’其中更包含在結束上述⑷工序起直至開始上述⑷ 工序為止《期間’在非氧化性氣體氣氛中保管上述半導 體基板之工序。 g 亨 5. 如申請專利範園第4項之半導體積體電路裝置之製造方 法，其中上述非氧化性氣體氣氛係實質上不含水分。 6. 如申請專利範園第1項之半導體積體電路裝置之製造方 法其中上返吊一絕緣膜係由以氧化石夕為主成分而含有 《絕緣膜構成，上述第：絕緣膜係由以氮切、換氮的 :::成碳切、祕氮的氧切為主成分而含有之絕 7. 一種半導體積體電路裝置之製造方法，其特徵為包本以 下工序（a)至⑺： ⑷經在半導體基板上形成第_絕緣膜後，在上述第一 絕緣膜形成佈線埋設用開口部之工序； ⑻在包含上述開口部的上述第—絕緣膜上形成以銅 為主成分的而含有的導電膜之工序·， ⑷以化學方式或機械方式研磨上述導電膜而使 留於上述開口部内，藉以在上述開口部内形成由上述 電膜構成的佈線之工序； ’ ⑷經上述⑷工序之後，洗淨上述半導體基板表面之工 序； ⑷經上述⑷工序之後’再洗淨上述半導體基板表面之 工序；以及 ⑴經上述（e)工序之後，在上述半導體基板上沉積第二 83851 * 2 - 2〇〇4〇2δ43 1巴緣膜’藉以使上述佈線上面以上述第二絕緣膜加以被 覆之工序。 8 ’如申請專利範圍第7項之半導體積體電路裝置之製造方 去’其中上述（e)工序係在自結束上述（d)工序後，直至開 始上述（d)工序為止之時間經過5日以上之情形下而實 施。 9·如申請專利範圍第7項之半導體積體電路裝置之製造方 去，其中上述（d)工序包含使用含有機酸的藥液之酸洗處 理。 1 〇·如申请專利範圍第7項之半導體積體電路裝置之製造方 法’其中上述（e)工序之再洗淨包含使用含氟酸的藥液之 酸洗處理。 11. 一種半導體積體電路裝置之製造方法，其特徵為包含以 下工序（a)至（f): (a) 經在半導體基板上形成第一絕緣膜後，在上述第一 絕緣膜形成佈線埋設用開口部之工序； (b) 在包含上述開口部的上述第一絕緣膜上形成以銅 為主成分而含有的導電膜之工序； (C)以化學方式或機械方式研磨上述導電膜而使其殘 留於上述開口部内，藉以在上述開口部内形成由上述導 電膜構成的佈線之工序； (d) 經上述（c)工序之後，洗淨上述半導體基板表面之工 序； (e) 經上述（d)工序之後，將上述半導體基板表面加以氫 83851 2〇〇4〇2843 退火處理之工序；以及 ⑺經上述⑷工序之後，在上述半導體基板上沉積第二 絕緣膜，藉以使上述佈線上面以上述第二絕緣膜加以被 覆之工序。 12. 如申請專利範圍第1G項之半導體積體電路裝置之製造方 法，其中上述⑷工序係在結束上述⑷工序後直至開始上 述（e)工序為止經過5日以上之情形下而實施。 13. -種半導體積體電路裝置之製造方法，其特徵為包含以 下工序（a)至（g): ⑷經在半㈣基板上形成第—絕賴後，在上述第一 絕緣膜形成佈線埋設用開口部之工序； (b)在包含上述開口部的上述第一絕緣膜上形成以銅 為主成分而含有的導電膜之工序； (C)以化學方式或機械方式研磨上料電膜而使其殘 留於上述開口部内’藉以在上述開口部内形成由上述導 電膜構成的佈線之工序； (d)經上述（c)工序之後，洗淨上述半導體基板表面之工 序； ⑷經上述⑷工序之後，以化學方式或機械方式研磨上 述半導體基板之工序； (f)經上述（e)工序之後，洗淨上述半導體基板表面之工 序；以及 經上述ω工序之後，在上述半導體基板上沉積第二 絕緣膜，藉以使上述佈線上面以上述第二絕緣膜加以被 83851 .4 - 200402843 覆之工序。 14·如申叫專利範圍第13項之半導體積體電路裝置之製造方 法其中上述（e)工序係在自結束上（d)工序後，直至開始 上述（e)工序為止經過五曰以上之情形下而實施。 磺申叫專利範圍第7、11或13項中任一項之半導體積體電 路裝置之製造方法，其中藉由上述⑷工序而除去析出於 上述第一絕緣膜表面之銅。 16·如申請專利範圍第7、11或13項中任一項之半導體積體電 路裝置之製造方法，其中上述第—絕緣膜包含以氧化石夕 為主成分而含有之絕緣膜，上述第二絕緣膜包含以氮化 矽、摻氮的碳化矽、碳化矽、或摻氮的氧化矽為主成分 而含有之絕緣膜。 17·如申請專利範圍第7、Π413項中任一項之半導體積體電 路裝置之製造方法，其中更包含在結束上述（句工序起直 至開始上述（e)工序為止之期間，在非氧化性氣體氣氛中 保管上述半導體基板之工序。 18·如申請專利範圍第17項之半導體積體電路裝置之製造方 法’其中上述非氧化性氣體氣氛係實質上不含水分。 19.—種半導體積體電路裝置之製造方法，其特徵為包含以 下工序（a)至（g): (a) 經在複數片半導體基板上形成第一絕緣膜後，在上 述第一絕緣膜形成佈線埋設用開口部之工序； (b) 在包含上述開口部的上述第一絕緣膜上形成以銅 為主成分而含有的導電膜之工序； 83851 200402843 上述導電膜而使其殘 口邵内形成由上述導 (C)以化學方式或機械方式研磨 留於上述開口部内，藉以在上述開 電膜構成的体線之工序； ⑷經上述⑷工序之後，洗淨上述半導體基板表面之工 序；以及 ⑷經上述⑷工序之後，在上述半導體基板上沉積第二 絕緣膜，藉以使上述佈線上面以上述第二絕緣膜加以被 覆之工序；且 包含分別管理上述複數片半導體基板中經結束上述 ⑷工序後，在特定時間以内實施⑷工序的半導體基板， 與在結束上述⑷工序後直至開始上述（e)工序為止經過 特定時間的半導體基板之工序。 20·如申請專利範圍第19項之半導體積體電路裝置之製造方 法，其中可供實施自上述（a)工序直至上述（e)工序之生產 線若有複數條’則在各自線上實施上述管理。 21.如中請專利範圍第19項之半導體積體電路裝置之製造方 法，其中上述特定時間為4曰。 22·如申請專利範圍第19項之半導體積體電路裝置之製造方 法，其中上述（d)工序包含使用含有機酸的藥液之酸洗處 理。 23·如申請專利範圍第22項之半導體積體電路裝置之製造方 法，其中更包含經實施上述酸洗處理後，先於上述（e)工 序而將上述半導體基板表面加以氫退火處理之工序。 24·如申請專利範圍第19項之半導體積體電路裝置之製造方 83851 -6 - 200402843 法’其中上述H緣膜包含以氧切為主成分而含有 <絕緣膜’上述第二絕緣膜包含以氮切、摻氮的碳化 石夕、碳化梦、或摻氮的氧化珍為主成分而含有之絕緣膜。 25. -種半導體積體電路裝置之製造方法，其特徵為包含以 下工序： (a) 經在半導體基板上形成第一絕緣膜後，在上述第一 絕緣膜形成佈線埋設用開口部之工序； (b) 在包含上述開口部的上述第一絕緣膜上形成以銅 為主成分而含有的導電膜之工序； (C)以化學方式或機械方式研磨上述導電膜而使其殘 留於上述開口部内，藉以在上述開口部内形成由上述導 電膜構成的佈線之工序； (d) 經上述（c)工序之後，洗淨上述半導體基板表面之工 序；以及 (e) 經上述（d)工序之後，在上述半導體基板上沉積第二 絕緣膜，H以使±述佈線上面以±述第=絕緣膜加以被 覆之工序；且 在經結束上述（d)工序起直至開始上述（e)工序為止之 期間，在非氧化性氣芬中保管上述半導體基板。 26. 如申請專利範圍第25項之半導體積體電路裝置之製造方 法，其中在經結束上述（d)工序起直至開始上述（e)工序為 止夂期間，上述半導體基板被暴露於氧化性氣芬之時間 設定為4日以内。 83851
TW92105478A 2002-03-15 2003-03-13 Method of manufacturing semiconductor integrated circuit device TW200402843A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002073160 2002-03-15

Publications (1)

Publication Number Publication Date
TW200402843A true TW200402843A (en) 2004-02-16

Family

ID=28035226

Family Applications (1)

Application Number Title Priority Date Filing Date
TW92105478A TW200402843A (en) 2002-03-15 2003-03-13 Method of manufacturing semiconductor integrated circuit device

Country Status (3)

Country Link
JP (1) JPWO2003079429A1 (zh)
TW (1) TW200402843A (zh)
WO (1) WO2003079429A1 (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI362415B (en) * 2003-10-27 2012-04-21 Wako Pure Chem Ind Ltd Novel detergent and method for cleaning
JP2005317808A (ja) * 2004-04-28 2005-11-10 Nitta Haas Inc 薄膜研磨用研磨布およびそれを用いる薄膜の研磨方法
US9653398B1 (en) * 2015-12-08 2017-05-16 Northrop Grumman Systems Corporation Non-oxide based dielectrics for superconductor devices
US10608159B2 (en) 2016-11-15 2020-03-31 Northrop Grumman Systems Corporation Method of making a superconductor device
US10763419B2 (en) 2017-06-02 2020-09-01 Northrop Grumman Systems Corporation Deposition methodology for superconductor interconnects
US10985059B2 (en) 2018-11-01 2021-04-20 Northrop Grumman Systems Corporation Preclean and dielectric deposition methodology for superconductor interconnect fabrication

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1034522A (ja) * 1996-07-17 1998-02-10 Nikon Corp Ｃｍｐ用研磨装置及びｃｍｐ用装置システム
JP4554011B2 (ja) * 1999-08-10 2010-09-29 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
US6423200B1 (en) * 1999-09-30 2002-07-23 Lam Research Corporation Copper interconnect seed layer treatment methods and apparatuses for treating the same
JP3705724B2 (ja) * 1999-11-19 2005-10-12 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
JP3869608B2 (ja) * 2000-01-25 2007-01-17 Ｎｅｃエレクトロニクス株式会社 防食剤
US20010043989A1 (en) * 2000-05-18 2001-11-22 Masami Akimoto Film forming apparatus and film forming method
JP2001338927A (ja) * 2000-05-29 2001-12-07 Sony Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
JPWO2003079429A1 (ja) 2005-07-21
WO2003079429A1 (en) 2003-09-25

Similar Documents

Publication Publication Date Title
US7084063B2 (en) Fabrication method of semiconductor integrated circuit device
KR100698987B1 (ko) 반도체 집적 회로 장치의 제조 방법
TWI291760B (en) Method for producing semiconductor device and semiconductor device
US6890846B2 (en) Method for manufacturing semiconductor integrated circuit device
JP4554011B2 (ja) 半導体集積回路装置の製造方法
US6436302B1 (en) Post CU CMP polishing for reduced defects
TW589687B (en) Manufacturing method of semiconductor device and semiconductor manufacturing device
JP2003142579A (ja) 半導体装置の製造方法および半導体装置
US20030032292A1 (en) Fabrication method of semiconductor integrated circuit device
JP2000315666A (ja) 半導体集積回路装置の製造方法
JP2012191226A (ja) 銅結線のシード層の処理方法および処理装置
KR20010067081A (ko) 연마 방법, 배선 형성 방법, 반도체 장치의 제조 방법 및반도체 집적 회로 장치
JP2006179948A (ja) 半導体装置の製造方法および半導体装置
TW200402843A (en) Method of manufacturing semiconductor integrated circuit device
JP2003347299A (ja) 半導体集積回路装置の製造方法
US7452815B2 (en) Methods of forming integrated circuit devices having polished tungsten metal layers therein
JP2008141204A (ja) 半導体集積回路装置の製造方法
JP2002329780A (ja) 半導体装置の製造方法および半導体装置
JP4535505B2 (ja) 半導体装置の製造方法
JP4864949B2 (ja) 半導体装置の製造方法及び半導体製造装置
JP2003124311A (ja) 半導体装置の製造方法および半導体装置
JP2006080559A (ja) 半導体装置の製造方法、半導体製造装置及び半導体装置
JP2007005840A (ja) 半導体集積回路装置の製造方法
JP4764604B2 (ja) 半導体集積回路装置の製造方法
KR100900227B1 (ko) 반도체 소자의 금속배선 형성방법