TW200303543A - Nonvolatile semiconductor memory device programming second dynamic reference cell according to threshold value of first dynamic reference cell - Google Patents

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200303543 玖、發明說明 (發明說明應敘明：發明所屬之技術領域、先前技術、内容 '實施方式及圖式簡單說明） t發明戶斤屬之技術領域3 發明領域 概略言之，本發明係有關一種非依電性半導體記憶體 裝置，特別係有關一種讀取資料時使用參考晶胞之非依電 性半導體記憶體裝置。 I：先前技術3 發明背景 通常於非依電性半導體記憶體裝置，例如於快閃記憶 10體，使用設定於預定臨界值之參考晶胞電流作為參考電流 ;而當讀取資料時，被讀取記憶體晶胞之汲極電流係與該 參考電流作比較。根據被讀取晶胞之汲極電流大於參考電 流與否，判定資料為「1」或「〇」。 當快閃記憶體的資料被改寫多次時出現電荷漏失，寫 15入電荷損失。由於此種電荷漏失，中心電路之記憶體晶胞 臨界值傾向於變小。相反地，參考晶胞臨界值因參考晶胞 資料通常未被改寫故維持固定。因此，隨著改寫次數的增 加，參考晶胞之固定臨界值結果導致無法充分確定讀取邊 際。 20 為了充分確保讀取邊際，準備兩型參考晶胞分別作為 資料「1」或「0」的讀取參考晶胞，使用二者之平均電流 作為參考電流，其中不僅對記憶體晶胞實施改寫操作，同 時也對參考晶胞實施改寫操作。換言之，此種方法中，準 備貝料「〇」之經程式規劃參考晶胞以仞以及資料「1」之 6 200303543 砍、發明說明 經抹消參考晶胞Refl，使用二參考電流之平均電流作為讀 取參考電流。 此種方法中’參考晶胞Ref〇係經由使用程式驗證參考 晶胞PrRef設定於預定臨界值，而以記憶體晶胞之相同方 5式私式規劃。此種程式驗證中’驗證參考晶胞prRef比較 資料預備改寫之寫入胞晶；然後當寫入胞晶超過驗證參考 晶胞PirRef之臨界值時，結束資料的寫入。如此，如前述 程式規劃之參考晶胞RefO只被提供臨界值下限，而臨界值 的本身未定。同理’參考晶胞Refl只被提供臨界值上限， 10 而臨界值本身未定。 如前文說明，依據寫入/抹消性質而定，參考晶胞臨 界值具有分佈機率至某種程度。 虛擬讀取參考晶胞亦即為兩個參考晶胞之平均，該虛 擬項取參考晶胞之臨界值分佈對讀取邊界有重大影響。當 15虛擬讀取參考晶胞之臨界值高時，與記憶體晶胞資料「〇」 臨界值之差異變小，故對資料r 0」之邊際變小。它方面 ，當虛擬讀取參考晶胞之臨界值低時，與記憶體晶胞資料 「1」之臨界值之差異變小，故對r丨」之邊際變小。 如前述，當二參考晶胞之平均電流用作為參考電流時 2〇 ，由於參考晶胞臨界值係依據參考晶胞之寫入/抹消性質 改變，故平均電流改變；如此讀取邊際變不穩。 【發明内容】 發明概要 本發明之概略目的係提供一種改良有用之非依電性半 7 200303543 玖、發明說明 導體記憶體裝置，而可消除前述各項問題。 本發明之更特定目的係提供一種使用二參考晶胞之平 均電流作為參考電流，確保穩定讀取邊際之非依電性半導 體記憶體裝置。 5 為了達成前述目的，根據本發明之一方面，提供一種 非依電性半導體記憶體裝置，其包括一記憶體晶胞，第一 及第二動態參考晶胞其接受如同對記憶體晶胞實施的相同 改寫，以及一資料判定控制電路，其由第一及第二動態參 考晶胞獲得平均參考電流，比較讀取自該記憶體晶胞之資 1〇料電流與平均參考電流俾判定資料，其中該資料判定控制 電路係根據第一動態參考晶胞臨界值而規劃第二動態參考 晶胞。 根據本發明，資料判定控制電路係根據第一動態參考 晶胞臨界值而規劃第二動態參考晶胞。因此當第一動態參 15考晶胞臨界值小時，第二動態參考晶胞可被規劃，讓第二 動心參考晶胞臨界值變大。如此使用二參考晶胞之平均電 Μ作為參考電流，可確保對非依電性半導體記憶體裝置提 供穩定讀取邊際。 一匕發明目的、特色及優點由後文詳細說明連同附圖 2〇研讀將更為彰顯。 圖式簡單說明 第1圖顯示根據本發明之非依電性半導體記憶體裝置 之配置組態； 第2圖顯示有關讀取資料操作電路之配置組態； 200303543 玖、發明說明 第3圖為根據本發明之第一具體實施例，動態參考晶 胞設定方法之流程圖； 第4圖為略圖說明第3圖所示動態參考晶胞之設定方法； 第5圖顯示根據本發明之第一具體實施例，實施參考 5 晶胞設定操作電路之配置組態； 第6圖為根據本發明之第二具體實施例，動態參考晶 胞設定方法之流程圖； 第7圖為根據本發明之第三具體實施例，動態參考晶 胞設定方法之流程圖； 10 第8圖為根據本發明之第四具體實施例，動態參考晶 胞設定方法之流程圖； 第9圖為根據本發明之第五具體實施例，動態參考晶 胞設定方法之流程圖； 第10圖為根據本發明之第六具體實施例，動態參考晶 15 胞設定方法之流程圖； 第11圖顯示根據本發明之第六具體實施例，實施參考 晶胞設定操作電路之配置組態；以及 第12圖為根據本發明之第七具體實施例，動態參考晶 胞設定方法之流程圖。 20 【實施方式】 較佳實施例之詳細說明 現在將參照附圖說明本發明之具體實施例。 第1圖顯示根據本發明之非依電性半導體記憶體裝置 之配置組態。 9 200303543 玖、發明說明 如第1圖所示，非依電性半導體記憶體裝置1〇包含控 制電路11、輸出入緩衝器12、位址閂鎖13、解碼器14、 Υ-解碼器15、晶胞陣列16、資料判定控制電路i 7、寫入電 路18、抹消電路19以及晶片致能/輸出致能電路2〇。 5 控制電路11接收外部供給的控制信號；根據該控制信 號，控制電路11係操作為態機器，且控制非依電性半導體 記憶體裝置10之各個元件。 輸出入緩衝器12接受外部供給資料，且將此資料供給 資料判定控制電路17。位址閂鎖13接收外部供給的位址信 10號且將該信號閂鎖，以及供給此種位址信號給解碼器14 及Y-解碼器15。X-解碼器14解碼位址閂鎖13供給的位址信 唬，以及根據解碼結果，激活設置於晶胞陣列16之一字線 。Y-解碼器15解碼位址閂鎖13供給的位址信號；且根據解 碼位址信號，Y-解碼器15選擇性讀取設置於晶胞陣列16之 15 一位元線，且供給該資料至資料判定控制電路17。 晶胞陣列16包括記憶體晶胞電晶體、字線、位元線等 之陣列，且儲存資料於各個記憶體晶胞電晶體。當讀取資 料時，資料係由被激活的字線載明的記憶體晶胞而被讀取 至位元線。於規劃操作或抹消操作時，字線及位元線係設 定於對各別操作為適當的電位，因此就各個記憶體晶胞執 行電荷注入操作或電荷提取操作。 f料判定控制電路17比較解碼器15以及χ_解碼器14 載明的且由晶胞陣列16供給的電流與二參考晶胞電流之平 均值作為參考電流，判定資料為「〇」或「1」。判定結果 10 200303543 玖、發明說明 供給輸出入緩衝器12作為讀取資料。此外，經由比較¥_解 碼器15及X-解碼器Η載明的且由晶胞陣列16供給的資料電 ^;,L 與私式驗證/抹消驗證參考晶胞提供的參考電流，而 實施伴隨規劃操作與抹消操作之驗證操作。 5 本發明中，兩個用於前述讀取資料判定之參考晶胞設 置於晶胞陣列16，作為動態參考晶胞且接受如同對記憶體 晶胞實施的相同改寫操作。此外，程式驗證/抹消驗證參 考晶胞係設置於晶胞陣列16外側例如設置於資料判定控制 電路17，且有固定臨界值。 10 於控制電路11之控制之下，且根據輸出入緩衝器12供 給的寫入資料，寫入電路18驅動位址閂鎖13、χ_解碼器14 及Υ-解碼器15，因而將資料寫於晶胞陣列16。此外，於抹 消操作時，抹消電路19產生電位施加於字線及位元線，因 而抹消於晶胞陣列16之各別扇區之資料。 15 晶片致能/輸出致能電路20接收晶片致能信號/CE以及 輸出致能信號/OE作為外部供給控制信號，以及控制將操 作或將停止操作之輸出入緩衝器12及晶胞陣列16。 第2圖顯示有關讀取資料操作之電路配置。 第2圖所示電路包括資料閂鎖31、感應放大器（S/A)32 20 、中心串級電路33、參考晶胞-A串級電路34、及參考晶 胞-B串級電路35。此種電路判定讀取自晶胞陣列16之資料 位準。此種電路係相當於第丨圖所示資料判定控制電路17。 如第2圖所不，晶胞陣列丨6包括供儲存記憶體晶胞用 之中心晶胞區16A，以及供儲存動態參考晶胞用之動態參 200303543 玖、發明說明 考晶胞區16B。讀取自各個中心晶胞區16A之資料藉中心 串級電路33，由電流信號轉成電壓信號，且被供給感應放 大器32。此外，讀取自動態參考晶胞區16B之參考晶胞A 之參考位準，藉參考晶胞A串級電路34而由電流信號轉成 5 電壓信號。此外，讀取自動態參考晶胞區16B之參考晶胞 B之參考位準，藉參考晶胞B串級電路35而由電流信號轉 成電壓信號。參考晶胞-A串級電路34輸出與參考晶胞-B串 級電路35輸出耦合且平均，平均資料供給感應放大器32。 感應放大器32比較中心串級電路33供給之資料之電壓位準 10 、與參考晶胞A串級電路34輸出與參考晶胞-B串級電路35 供給之參考位準平均資料之電壓位準，俾判定資料為「1」 或「0」。判定所得資料供給資料閂鎖31。 第3圖為根據本發明之第一具體實施例，一種設定動 態參考晶胞之方法之流程圖。第4圖為第3圖所示設定動態 15 參考晶胞方法之說明圖。 第一具體實施例中，使用複數個程式驗證參考晶胞 PGV1至PGV3及複數個抹消驗證參考晶胞ERV1至ERV3， 俾設定一次讀取操作之動態參考晶胞臨界值。如第4圖所 示，程式驗證參考晶胞PGV1至PGV3有各別臨界值 20 (PGV1<PGV2<PGV3)，抹消驗證參考晶胞ERV1至ERV3有 各別臨界值（ERV1>ERV2>ERV3)。此時，當抹消中心晶胞 區16A之記憶體晶胞時，係使用抹消驗證參考晶胞ERV1 ; 以及當規劃中心晶胞區16A之記憶體晶胞時，係使用程式 驗證參考晶胞PGV2。 12 200303543 玖、發明說明 首先，使用抹消驗證參考晶胞ERV1，因而以中心晶 胞區16A之記憶體晶胞之相同方式，而抹消動態參考晶胞。 於第3圖所示步驟ST1，抹消驗證參考晶胞ERV2設定 作為欲使用的參考晶胞。於步驟ST2，經由與抹消驗證參 5 考晶胞ERV2之臨界值做比較，而驗證資料「1」之動態參 考晶胞。換言之，判定資料為「1」或「〇」。 當資料判定為「1」時，步驟ST3，設定抹消驗證參考 晶胞ERV3作為參考晶胞。於步驟ST4，資料「1」之動態 參考晶胞係經由與抹消驗證參考晶胞ERV3之臨界值做比 10 較獲得驗證。換言之判定資料為「1」或「〇」。當資料被 判定為「1」時，資料「1」之動態參考晶胞之臨界值證實 小於抹消驗證參考晶胞ERV3之最小臨界值。如此於步驟 ST5，有最大臨界值之程式驗證參考晶胞PGV3設定作為欲 使用的參考晶胞。 15 它方面，當於步驟ST2判定資料為「0」時，資料「1」 之動態參考晶胞之臨界值證實係介於抹消驗證參考晶胞 ERV1最大臨界值與抹消驗證參考晶胞ERV2之中間臨界值 間。如此於步驟ST6，有最小臨界值之該程式驗證參考晶 胞PGV1設定作為欲使用之參考晶胞。 20 它方面，當於步驟ST4判定資料為「0」時，資料「1」 之動態參考晶胞之臨界值證實係介於抹消驗證參考晶胞 ERV2中間臨界值與抹消驗證參考晶胞ERV3之最小臨界值 間。如此於步驟ST7，有中間臨界值之該程式驗證參考晶 胞PGV2設定作為欲使用之參考晶胞。 13 200303543 玖、發明說明 最後，於步驟ST8，資料「〇」之動態參考晶胞係經由 使用前述程式驗證參考晶胞pGVl、PGV2或pGV3規劃。 如前文說明，第一具體實施例中，複數個抹消驗證參 考晶胞用於比較，俾判定資料「1」之經抹消的動態參考 5晶胞臨界值位準；且根據資料「1」之動態參考晶胞臨界 值判定位準，規劃資料「〇」之動態參考晶胞。如此動態 參考晶胞被設定為當資料「1」之動態參考晶胞臨界值為 小時，經由讓資料「〇」之動態參考晶胞臨界值變大，而 平均參考電流變成穩定於預定值。 10 第5圖顯示根據本發明之第一具體實施例，從事參考 晶胞設定操作電路之組態配置。 第5圖所示電路包括感應放大器（S/A)4i、抹消驗證參 考晶胞42-1至42-3、參考晶胞選擇電路43、參考晶胞選擇 電路44、程式驗證參考晶胞45-1至45-3以及感應放大器 15 (S/A)46。此種電路進行儲存於動態參考晶胞區16B之動態 參考晶胞臨界值之設定操作。 感應放大器41比較讀取自動態參考晶胞區丨6B之動態 參考晶胞之資料「1」電流、與得自由參考晶胞選擇電路 43選定之抹消驗證參考晶胞42-1至42-3之一之參考電流。 20 此項比較係對應第3圖所示步驟ST 1至步驟ST4。 根據比較結果，也根據選定抹消驗證參考晶胞42-1至 42-3之何者，參考晶胞選擇電路43通知參考晶胞選擇電路 44欲選定程式驗證參考晶胞45-1至45-3之何者。根據此項 資訊，參考晶胞選擇電路44選擇程式驗證參考晶胞45」至 14 200303543 玖、發明說明 45-3之一。此項選擇係對應於第3圖所示步驟st5至步驟 ST7 〇 根據得自被選定的程式驗證參考晶胞之參考電流，减 應放大器46驗證讀取自動態參考晶胞區16B之資料「〇」之 5動態參考晶胞。根據此項驗證結果，寫入控制電路47規劃 儲存於動態參考晶胞區16B之資料「〇」之動態參考晶胞。 如前文說明，複數個抹消驗證參考晶胞用於比較，俾 對=貝料「1」判定被抹消之動態參考晶胞之臨界值位準。 此外根據對資料「1」之動態參考晶胞臨界值判定位準， 10選定複數個程式驗證參考晶胞之一。然後資料「〇」之動 態參考晶胞係經由使用被選定的程式驗證參考晶胞之臨界 值規劃。 後文將對本發明之其它具體實施例做說明。 前述第一具體實施例中，非依電性半導體記憶體裝置 15為使用複晶矽作為浮動閘之平常快閃記憶體。相反地，後 述具體實施例中，非依電性半導體記憶體裝置為其中電荷 係儲存於包括氮化物膜之捕捉層之一型快閃記憶體，故一 個記憶體晶胞可儲存2-位元資訊。 此型快閃記憶體中，氧化物膜、氮化物膜及氧化物膜 20 組成之一層，設置於控制閘與基板間，電荷係捕捉於氮化 物膜，故改變區別資料「0」與資料「1」之臨界值。此種 情況下，因包括氮化物膜之捕捉層為絕緣膜，故於其中之 電荷未移動。如此經由各自獨立儲存電荷於捕捉層兩端之 各端’ 一個晶胞可儲存2 -位元資訊。該2 -位元資訊可經由 15 200303543 玖、發明說明 於讀取操作時交換汲與源而分別讀取。 資料係經由使用通道熱電子藉電子注入而寫至記憶體 晶胞。舉例言之，約9伏特施加至閘極，約5伏特施加至汲 ，以及0伏特施加至源及基板，故通道產生的熱電子被捕 5捉於氮化物層。此種過程中，熱電子被注入接近氮化物膜 汲之部分。資料係根據熱電子注入藉電洞注入而由記憶體 晶胞被抹消。例如約-6伏特施加至閘極，約6伏特施加至 汲，故藉由頻帶間通道電流由汲流至基板產生的電洞，被 注入氮化物層因而中和電荷且抹消電荷。當2_位元資訊之 10電何係逐一 a曰胞被注入時，如同施加至没之電壓被施加至 源，因而進行如前述之抹消操作。讀取操作可藉反相讀取 進行，反相讀取中，比較前述寫入操作，汲被反相。特別 寫入操作時被施加約5伏特之擴散層反侧之擴散層用作為 汲，約5伏特施加至閘極，約h5伏特施加至汲極，〇伏特 15施加至源極及基板。當電荷儲存於氮化物膜接近源之部分 時，因捕捉電荷故未形成通道，如此無電流流動。因此可 讀取資料「0」。 如此於每晶胞可儲存二位元之快閃記憶體，當讀取二 位元中之一個位元時，臨界值係根據另一位元比較選定被 讀取之該位元之態變更。h之，當^一位元侧係於程式 規劃態時，因程式規劃捕捉電荷的影響，臨界值變相當大 ;它方面，當另一位元側係於抹消態時，由於抹消態未存 在有捕捉電荷，故臨界值變成相當小。 如此於前述快閃記憶體，臨界值需考慮被選定讀取之 16 200303543 玫、發明說明 該位元之另一位元態設定。根據選定被讀取之該位元以外 之另位元之悲，出現以下四種情況（1)至（4)可供來考· (1) 一種態，其中對資料Γ1」並無電荷儲存於動態參 考晶胞之另一位元側，以及對資料「〇」並無電荷儲存於 5動態參考晶胞之另一位元側； (2) —種態，其中對資料「1」電荷儲存於動態參考晶 胞之另一位元側，以及對資料「〇」並無電荷儲存於動態 參考晶胞之另一位元侧； (3) —種態，其中對資料「1」並無電荷儲存於動態參 1〇考晶胞之另-位元侧，以及對資料「〇」電荷儲存於動態 參考晶胞之另一位元侧；以及 (4) 一種態，其中對資料「1」電荷儲存於動態參考晶 胞之另一位元侧，以及對資料「〇」電荷儲存於動態參考 晶胞之另一位元側。 15 此等情況下，於第（1)情況，臨界值可藉第3圖流程圖 顯示之動態參考晶胞設定方法設定。 第6圖為根據本發明之第二具體實施例，動態參考晶 胞a又又方法之流程圖。本具體實施例係對應於第（？）情況， 換言之，一種狀態，其中對資料「1」電荷儲存於動態參 20考晶胞之另一位元侧，以及對資料「〇」並無電荷儲存於 動態參考晶胞之另一位元側。 最初，各個動態參考晶胞係設定為狀態Γ丨」，此處二 位元皆被抹消。 於第6圖所示步驟ST1，程式驗證參考晶胞PGV2設定 17 200303543 玖、發明說明 作為欲使用的參考晶胞。於步驟ST2，對資料「i」於動態 參考晶胞被選用於參考該位元侧以外之另一位元側，係使 用程式驗證參考晶胞PGV2規劃。 隨後各步驟ST3至ST10基本上同第3圖所示步驟ST1至 5 ST8。藉此程序判定動態參考晶胞選定側對資料「1」之臨 界值位準，動態參考晶胞對資料「〇」選定側經規劃。 如前文說明，本具體實施例中，對資料r丨」，於動態 參考晶胞另一位元侧經規劃而儲存電荷於其中。此種情況 下’判定動態參考晶胞對資料「1」選定側臨界值位準， 10以及規劃資料「0」之動態參考晶胞選定侧。 第7圖為根據本發明之第三具體實施例，動態參考晶 胞没疋方法之流程圖。本第三具體實施例係對應於第（2)情 況，換言之，一種狀態，其中對資料「丨」電荷儲存於動 態參考晶胞之另一位元側，以及對資料Γ 〇」並無電荷儲 15 存於動態參考晶胞之另一位元側。 最初’各個動態參考晶胞係設定為狀態Γ 1」，此處二 位元皆被抹消。 於第7圖所示步驟ST1，程式驗證參考晶胞PGV2被設 定作為欲使用之參考晶胞。於步驟ST2，動態參考晶胞對 20資料「〇」被選定用以參考之該位元側係經由使用程式驗 證參考晶胞PGV2規劃。 於步驟ST3，程式驗證參考晶胞pGV3被設定作為欲使 用之參考晶胞。於步驟ST4，經由與程式驗證參考晶胞 PGV3之臨界值做比較，而證實對資料「0」動態參考晶胞 18 200303543 玖、發明說明 之選定側。換言之判定資料為「1」或「〇」。 當資料被判定為「1」時，於步驟ST5，程式驗證參考 晶胞PGV2被設定作為欲使用之參考晶胞。於步驟ST6，經 由與程式驗證參考晶胞PGV2之臨界值做比較，而證實對 5 資料「0」之動態參考晶胞選定側。換言之，資料被判定 為「1」或「0」。當資料被判定為「1」時，於步驟ST7， 具有最大臨界值之程式驗證參考晶胞PGV3被設定作為欲 使用的參考晶胞。 它方面，當於步驟ST4，資料被判定為「0」時，具有 10 最小臨界值之該程式驗證參考晶胞PGV1設定作為欲使用 的參考晶胞，於步驟ST8。 它方面，當於步驟ST6，資料被判定為「0」時，具有 中間臨界值之該程式驗證參考晶胞PGV2設定作為欲使用 的參考晶胞，於步驟ST9。 15 最後，於步驟ST10，對資料「1」於動態參考晶胞選 用於參考之該位元側以外之另一位元側，經由使用如前述 設定之程式驗證參考晶胞PGV1、PGV2或PGV3規劃。 如前文說明，於第三具體實施例，複數個程式驗證參 考晶胞用於比較，判定對資料「0」動態參考晶胞之臨界 20 值位準；以及根據對資料「0」判定的動態參考晶胞臨界 值位準，規劃對資料「1」的動態參考晶胞之另一位元側 。如此當資料「0」之動態參考晶胞之臨界值小（例如程式 驗證參考晶胞PGV1與程式驗證參考晶胞PGV2間之臨界值 小）時，對資料「1」動態參考晶胞選定侧之臨界值可經由 19 200303543 玖、發明說明 強力規劃（例如經由使用程式驗證參考晶胞PGV3規劃）資料 「1」之動悲參考晶胞另一位元側而變大。如此，動態參 考晶胞可設定為平均參考電流穩定於預定值。 第8圖為根據本發明之第四具體實施例，動態參考晶 5胞之設定方法之流程圖。本第四具體實施例係對應前述狀 悲（3) ’亦即其中無電荷儲存於動態參考晶胞對資料「1」 之另一位元側之狀態，電荷係對資料「〇」儲存於動態參 考晶胞之另一位元側。 最初動態參考晶胞各別係設定於r 1」態，此處二位 10 元皆被抹消。 於第8圖所示步驟ST1，程式驗證參考晶胞pGV1設定 作為欲使用之參考晶胞。於步驟ST2 ,對資料「〇」於動態 參考晶胞選用於參考之該位元側以外之另一位元側，係使 用程式驗證參考晶胞PGV1規劃。 15 隨後各步驟灯3至灯丨〇基本上同第3圖所示步驟8丁1至 ST8。藉此程序判定動態參考晶胞選定侧對資料「丨」之臨 界值位準，動態參考晶胞對資料「〇」選定難規劃。 如前文說明，本具體實施例中，對資料「〇」，於動態 參考晶胞另一位元側經規劃而儲存電荷於其中。此種情況 2〇下，判定動態參考晶胞對資料Γι」選定側臨界值位準， 以及規劃資料「〇」之動態參考晶胞選定侧。 第9圖為根據本發明之第五具體實施例，動態參考晶 胞設定方法之流程圖。本第五具體實施例係對應於第⑷情 況’換言之，-種狀態，其中對資料Γ1」電荷儲存於動 20 200303543 玖、發明說明 態參考晶胞之另一位元側，以及對資料「0」電荷儲存於 動態參考晶胞之另一位元側。 最初，各個動態參考晶胞係設定為狀態「1」，此處二 位元皆被抹消。 5 第9圖所示步驟ST1中，程式驗證參_考晶胞PGV2設定 作為欲使用之參考晶胞。於步驟ST2，對資料「1」選用於 動態參考晶胞供參考用之該位元侧以外之另一位元側，係 經由使用程式驗證參考晶胞PGV2規劃。此外，於步驟ST3 ’對資料「0」選用於動態參考晶胞供參考用之該位元側 10 以外之另一位元側，係經由使用程式驗證參考晶胞PGV2 規劃。 隨後各步驟ST4至ST11基本上同第3圖所示步驟ST1至 ST8。經由使用本程序，判定對資料Γι」，動態參考晶胞 選定侧之臨界值位準，以及規劃對資料「〇」之動態參考 15 晶胞之選定側。 如前文說明，於第五具體實施例，對資料「〇」及資 料1」動怨參考晶胞各別之另一側經規劃俾儲存電荷於 其中。於此種狀態，判定動態參考晶胞對資料「1」選定 側之臨界值位準，以及規劃對資料「0」動態參考晶胞之 20 選定側® 如由前文說明顯然易知，第二至第五具體實施例基本 上程序同第-具體實施例。如此第二至第五具體實施例可 使用第5圖所示電路之相同或單純修改之配置組態實現。 第10圖為根據本發明之第六具體實施例，動態參考晶 21 200303543 玖、發明說明 胞設定方法之流程圖。於第六具體實施例中，非依電性半 導體記憶體裝置為使用氮化物薄膜之快閃記憶體，俾每個 晶胞儲存2位元資訊，不似前述具體實施例，根據本第六 具體實施例之方法，臨界值只可以一個程式驗證參考晶胞 5 設定。 最初各動態參考晶胞係設定於「丨」態，此處二位元 皆被抹消。 於第10圖所示步驟ST1，程式驗證參考晶胞pGV設定 作為欲使用之參考晶胞。於步驟ST2，對資料「！」於動態 10參考晶胞A選用於參考之該位元側係經由使用程式驗證參 考晶胞PGV證實。根據此種驗證結果，於步驟灯5，規劃 對資料「0」之動態參考晶胞八選定側。藉此對資料「〇」 儲存資料「01」於動態參考晶胞A，此處資料「〇1」之第 一位元表示選定側資料，以及資料「〇1」之第二位元表示 15 選疋侧之另一位元側之資料。 於步驟ST3，讀取參考晶胞READ設定作為欲使用之參 考晶胞。於步驟ST4,對資料「〇」動態參考晶胞A之選定 側與對資料「i」冑態參考晶胞B之選定側之平均臨界值（ 平均電流）係經由使用讀取參考晶胞READ獲得證實。根據 2〇此種驗證結果，於步驟叮6,對資料％動態參考晶胞b 之選定側以外之另一位元側經規劃。如此對資料「丨」儲 存資料「10」於動態參考晶胞B。 如前述，第六具體實施例中，動態參考晶胞臨界值係 設定為對資料「〇」動態參考晶胞A之選定側與對資料Γι 22 200303543 玖、發明說明 」動態參考晶胞B之選定側之平均臨界值變成來到讀取參 考晶胞READ讀取臨界值附近。如此，動態參考晶胞可設 定為平均參考電流穩定於預定值。 前述第六具體實施例中，對資料「0」動態參考晶胞A 5 之選定側先經規劃，然後對資料「1」動態參考晶胞B之選 定側以外之另一侧經規劃。但經由首先對資料「1」規劃 動態參考晶胞B，以及然後對資料「0」規劃動態參考晶胞 A ’可獲得同等效果。同理，於每個晶胞儲存1位元資訊之 快閃記憶體，對資料「〇」動態參考晶胞之臨界值可設定 10 為，對資料「〇」之動態參考晶胞與對資料「1」之動態參 考晶胞之平均臨界值變成於讀取臨界值附近。 第Π圖顯示根據本發明第六具體實施例，進行參考晶 胞設定操作電路之配置組態。 第11圖所示電路包括感應放大器（S/A)51及52、程式驗 15證參考晶胞（PGV)53、讀取參考晶胞（READ)54及寫入控制 電路55。感應放大器51由動態參考晶胞區16B讀取資料r 〇」 之動態參考晶胞A，以及經由使用程式驗證參考晶胞53證 貫資料「0」之動態參考晶胞A。根據此項證實結果，寫入 控制電路55規劃資料「〇」之動態參考晶胞八。此項程序係 20對應於第10圖所示步驟stl、st2及st5。 然後感應放大器52由動態參考晶胞區16B讀取資料「〇」 之動態參考晶胞A及資料r丨」之動態參考晶胞B，以及根 據讀取參考晶胞54證實之平均電流。根據此項驗證結果， 寫入控制電路55規劃資料「1」動態參考晶胞B之選定側以 23 200303543 玖、發明說明 外之另一位元側。此項程序係對應第10圖所示步驟st3、 st4 及 st6 〇 如前文說明，第11圖所示電路可讓動態參考晶胞設定 成平均參考電流變成穩定於預定值。 5 第12圖為根據本發明之第七具體實施例，動態參考晶 胞設定方法之流程圖。於第七具體實施例中，非依電性半 導體記憶體裝置為使用氮化物薄膜之快閃記憶體，俾每個 晶胞儲存2位元資訊，不似前述具體實施例，根據本第六 具體實施例之方法，臨界值只可以一個程式驗證參考晶胞 10 設定。 最初各動態參考晶胞係設定於「1」態，此處二位元 皆被抹消。 於第12圖所示步驟ST1，程式驗證參考晶胞PGV及讀 取參考晶胞READ設定作為欲使用之參考晶胞。於步驟ST2 15 ，對資料「1」於動態參考晶胞A選用於參考之該位元側係 經由使用程式驗證參考晶胞PGV證實。根據此種驗證結果 ，於步驟ST4，規劃對資料「0」之動態參考晶胞A選定側 。藉此對資料「0」儲存資料「01」於動態參考晶胞A，此 處資料「01」之第一位元表示選定側資料，以及資料「01」 20 之第二位元表示選定側之另一位元側之資料。 於步驟ST3，對資料「0」動態參考晶胞A之選定側與 對資料「1」動態參考晶胞B之選定侧以外之另一位元側之 平均臨界值（平均電流）係經由使用於如上步驟ST1設定之 讀取參考晶胞READ獲得證實。根據此種驗證結果，於步 24 200303543 玖、發明說明 驟ST5，對資料 位元側經規劃。 參考晶胞B。 」動態參考晶胞B之選定側以外之另 如此對資料 」儲存資料「1〇」於動態 10 15

—、…第七具體實施例中，動態參考晶胞臨界值得 又疋為對貝料「0」動態參考晶胞A之選定侧與對資料「1 動怨參考晶胞B之選㈣以外之另—位元側之平均臨界值 :成來到碩取參考晶胞READ讀取臨界值附近。如此隨著 貝料〇」動恕參考晶胞人之選定側臨界值之變大，資料「1」 注入動態參考晶胞B之另一位元側之電荷量變少，故資料 「1」動齡考晶胞B之選定側臨界值變小。如此，動態參 考晶胞可設定為平均參考電流穩定於預定值。 刖述第七具體實施例中，對資料「〇」動態參考晶胞A 之選定側先經規劃，然後對資料4」動態參考晶胞b之選 定側以外之另一側經規劃。但經由首先對資料「丨」規劃

動態參考晶胞B ,以及然後對資料「〇」規劃動態參考晶胞 A，可獲得同等效果。 本發明非僅囿限於特別揭示之具體實施例，可未悖離 本發明之範圍做出多項變化及修改。 本案係基於日本優先申請案第2002-053994號，申請 20日2002年2月28日，其全部内容以引用方式併入此處。 【圖式簡單說明】 第1圖顯示根據本發明之非依電性半導體記憶體裝置 之配置組態； 第2圖顯示有關讀取資料操作電路之配置組態； 25 200303543 玖、發明說明 第3圖為根據本發 ^ ^ 赞月之第一具體實施例，動怨參考晶 胞設定方法之流程圖； 圖說„3圖所示動態參考晶胞之設定方法； 第5圖顯示根據本發明之第一具體實施例，實施參考 5晶胞設定操作電路之配置組態； 第6圖為根據本發明之第二具體實施例，動態參考晶 胞設定方法之流程圖； 第7圖為根據本發明之第三具體實施例，動態參考晶 胞設定方法之流程圖； 10 帛8圖為根據本發明之第四具體實施例，動態參考晶 胞設定方法之流程圖； 第9圖為根據本發明之第五具體實施例，動態參考晶 胞設定方法之流程圖； 第10圖為根據本發明之第六具體實施例，動態參考晶 15 胞設定方法之流程圖； 第11圖顯示根據本發明之第六具體實施例，實施參考 晶胞設定操作電路之配置組態；以及 第12圖為根據本發明之第七具體實施例，動態參考曰 胞設定方法之流程圖。 20 【圖式之主要元件代表符號表】 10.··非依電性半導體記憶體裝置 14... X解碼器 11·.·控制電路 15...Y解碼器 12…輸出入緩衝器 16…晶胞陣列 13···位址閃鎖 Π···資料判定控制電路 26 200303543 玖、發明說明 18…寫入電路 19.. .抹消電路 20…晶片致能/輸出致能電路 31.. .資料閂鎖 32.. .感應放大器 33.. .中心串級電路 34…參考晶胞A串級電路 35.. .參考晶胞B串級電路 16A...中心晶胞區 16B·.·動態參考晶胞區 42-1至42-3...抹消驗證參考晶胞韻 43…參考晶胞選擇電路 44…參考晶胞選擇電路 45-1至45-3…程式驗證參考晶胞 46.. .感應放大器 47.. .寫入控制電路 51，52...感應放大器 53…程式驗證參考晶胞 54.. . Ί買取參考晶胞 55.. .寫入控制電路 41...感應放大器

Claims (1)

1. 200303543 拾、申請專利範屋 1. 一種非依電性半導體記憶體裝置，包括： 一記憶體晶胞； 第及第一動態參考晶胞其接受如同對記憶體晶 胞實施的相同改寫；以及 5 一資料判定控制電路，其由第一及第二動態參考 晶胞獲得平均參考電流，比較讀取自該記憶體晶胞之 資料電流與平均參考電流俾判定資料， 其中該資料判定控制電路係根據第一動態參考晶 胞臨界值而規劃第二動態參考晶胞。 10 2.如申請專利範圍第1項之非依電性半導體記憶體裝置， 進一步包括複數個程式驗證參考晶胞，其中該資料判 疋控制電路係根據第一動態參考晶胞之臨界值，而選 擇程式驗證參考晶胞之一，以及經由使用該等程式驗 證參考晶胞之選定者而規劃第二動態參考晶胞。 5 3·如申請專利範圍第1項之非依電性半導體記憶體裝置， 進一步包括複數個抹消驗證參考晶胞，其中該資料判 定控制電路係經由使用該抹消驗證參考晶胞而判定第 一動態參考晶胞之臨界值。 4·如申請專利範圍第i項之非依電性半導體記憶體裝置， 一中該記憶體晶胞係經由捕捉電荷於氮化物薄膜而儲 存一位元資訊。 5·如申請專利範圍第4項之非依電性半導體記憶體裝置， 進一步包括複數個抹消驗證參考晶胞以及複數個程式 驗证參考晶胞，其中該資料判定控制電路係經由使用 28 拾、申請專利範圍 抹消驗證參考晶胞而判定第一動態參考晶胞之臨界值 以及根據判定第一動態參考晶胞臨界值結果而選定 羲式驗證參考晶胞之一，以及經由使用該程式驗證參 考晶胞之選定者而規劃第二動態參考晶胞。 •如申請專利範圍第4項之非依電性半導體記憶體裝置， 進步包括複數個程式驗證參考晶胞，其中該資料判 定控制電路根據第一動態參考晶胞之臨界值而選定程 式驗證參考晶胞之一，以及經由使用程式驗證參考晶 胞之選定者而規劃第二動態參考晶胞之選定側之另一 側，該選定側經選擇俾獲得平均參考電流。 如申請專利範圍第6項之非依電性半導體記憶體裝置， 中4 =貝料判定控制電路係經由使用程式驗證參考晶 胞而判定第一動態參考晶胞之臨界值。 如申請專利範圍第1項之非依電性半導體記憶體裝置， 其中該資料判定控制電路係由第一及第二動態參考晶 胞獲得平均參考電流，以及經由比較該平均參考電流 與頃取參考晶胞電流而規劃第二動態參考晶胞。 如申請專利範圍第8項之非依電性半導體記憶體裝置， 其中該記憶體晶胞係經由捕捉電荷於氮化物薄膜而儲 存二位元資訊。 如申請專利範圍第i項之非依電性|導體記憶體裝置， 其中該記憶體晶胞係經由捕捉電荷於氮化物薄膜而儲 存2-位元資訊，以及 該資料判定控制電路由第一動態參考晶胞之選定 200303543 拾、申請專利範圍 側以及第二動態參考晶胞選定側之另一側獲得平均參 考電流用以規劃，選定側係選擇為獲得用以判定讀取 自記憶體晶胞之資料之平均參考電流，以及經由比較 該用於規劃之平均參考電流與讀取參考晶胞之電流， 5 减劃第一動態參考晶胞與第二動態參考晶胞之-。

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