SU947775A1 - Статистический анализатор выбросов и провалов напр жени - Google Patents

Статистический анализатор выбросов и провалов напр жени Download PDF

Info

Publication number
SU947775A1
SU947775A1 SU802875243A SU2875243A SU947775A1 SU 947775 A1 SU947775 A1 SU 947775A1 SU 802875243 A SU802875243 A SU 802875243A SU 2875243 A SU2875243 A SU 2875243A SU 947775 A1 SU947775 A1 SU 947775A1
Authority
SU
USSR - Soviet Union
Prior art keywords
voltage
output
inputs
input
access memory
Prior art date
Application number
SU802875243A
Other languages
English (en)
Inventor
Владимир Филиппович Ермаков
Original Assignee
Новочеркасский Ордена Трудового Красного Знамени Политехнический Институт Им.Серго Орджоникидзе
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Новочеркасский Ордена Трудового Красного Знамени Политехнический Институт Им.Серго Орджоникидзе filed Critical Новочеркасский Ордена Трудового Красного Знамени Политехнический Институт Им.Серго Орджоникидзе
Priority to SU802875243A priority Critical patent/SU947775A1/ru
Application granted granted Critical
Publication of SU947775A1 publication Critical patent/SU947775A1/ru

Links

Landscapes

  • Tests Of Electronic Circuits (AREA)

Description

Изобретение йтноситс  к информационно-измерительной и вычислительной технике и, в частности, может быть использована в электроэнергетике при аппаратурнсм контроле качества напр жени  в электрических сет х.
Известен многоуровневой анализатор выбросов и провалов напр жени , содержащий пороговые элементы, счет ,чики и элементы И и НЕ, причем первый вход каждого i-ro (i п, где п - количество уровней анализа) элемента И, подключенного выходом к входу соответствующего счетчика, соединен с выходом i-ro порогового элемента, а второй вход подключен через соответствующий элемент НЕ к выходу (i + 1)-го порогового элемента, выход п-го порогового элемента соединен с входом п-ого счетчика, соединенного с входной клеммой устройства через дифференциатор порогового элемента, инверсный выход которого через формирователь св зан -с третьими входами элементов
И Ц.
Недостатками устройства  вл ютс  низка  помехоустойчивость, низка  надежность схемы и двойное врем  анализа , необходимое дл  получени  гистограмм выбросов и провалов напр жени  .
Наиболее близким техническим решением к предлагаемому  вл етс  многоуровневый статистический анализатор выбросов и провалов напр жени , содержащий п где п -число уровней анализа ) соединенных входами со входной к.г еммой устройства компараторов, пр 10 мые и инверсные выходы которых через п-входовые элементы ИЛИ с динамическими входами соединены соответствен .но с вхо.цами установки нул  и единицы RS-триггера, входы каждого i-ro
15 ( при 1 $ is п) элемента И, подклюгченного выходом к входу I-го т-декадного счетчика импульсов, соединены соответственно первый - с инверсным выходом I-го компаратора, второй 20 с пр глым выходом ( I -1) -го компаратора , третий - через формирователь одиночного импульса с пр мым выходом RS-триггера 2}.
Недостатками известного устройства 25  вл ютс  двойное врем  анализа, необходимое дл  получени  гистограмм выбросов и провалов напр жени , а также его низка  надежность.
Цель изобретени  - повышение быстро30 действи  и Нсщежности работы устройства. Поставленна  цель достигаетс  тем что в статистический анализатор выбросов и провалов напр жени , содержа щий п соединенных входами компарато ров, пр мые и инверсные выходы которых через два п-входовых элемента ИЛИ с динамическими входами .соединены соответственно с входами установки нул  и единицы RS-триггера, выход которого соединен с входом формирова тел  одиночного импульса, и блок пам ти , введены формирователь модул , нуль-орган и шифратор, причем входна  клемма соединена с входами нуль-органа и формировател  модул , выход которого соединен с входами компараторов , пр мые входы компараторов, кроме п-го, соединены с входами шифратора , а блок пам ти выполнен в виде one ративного запоминающего устройства, гп-декадного двоично-дес тичного счетчика и блока задержки, при этом выходы шифратора соединены с младшими раз р дами адресных входов оперативного запоминающего устройства, старший раз р д которых соединен с выходом нульоргана , выходы оперативного запоминающего ycfpoйcтвa соединены с входами предварительной записи т-декадного двоично-дес тичного счетчика, выходы последнего соединены с входами записи оперативного запоминающего устройства , выход формировател  одиночного импульса соединен с входом блока задержки , первый выход которого соединен с управл ющим входом т-декадного двоично-дес тичного счетчика, второй выход - с его счетным входом, а третий выход - с управл ющим входом оперативного запоминающего устройства, На фиг. 1 представлена структурна  схема устройства на фиг.2 - графики напр жени  на элементах схемы. Анализатор содержит нуль-орган 1, формирователь 2 модул , компараторы 3.1-3.3, элементы ИЛИ 4 и 5 с динами ческими входами,RS-триггер 6,формирователь 7 одиночного импульса (одновибратор ) , блок 8 задержки с трем  выходами, шифратор 9 из одноразр дного нормального кода в двоичный, оперативное запоминающее устройство 10 емкостью 2 п . m 4 бит, т-декадный двоично-дес тичный счетчик 11 с возможностью предварительной записи Информации. , Анализатор выполнен, п-канальным, причем опорные уровни компараторов 3.1-3.3 каналов выбраны по равномерному закону с шагом uU. Блок пам ти устройства, выполненный на оперативном запоминающем устройстве 10, счет чика 11 и блока задержки 8, содержит 2п каналов емкостью 10 каждый. Накопление информации в процессе анализа случайного процесс выбросов и провалов напр жени  осуществл етс  с помощью т-декадного двоично-дес тичного счетчика 11, а ее хранение в  чейках оперативного запоминающего устройства 10. Дл  записи и хранени  в оперативном запоминающем устройстве Ют-разр дное дес тичное число представл етс  в виде слова емкостью т Ц -в коде 1-2-4-8, причем номер декады записанного в оперативном запоминающем устройстве слова соответствует номеру дес тичного разр да . числа, а значение декады - дес тичной цифре этого разр да. Дл  изображенного на фиг. 1 в качестве примера анализатора п 8. Схема анализатора позвол ет производить одновременный параллельный анализ выбросов и провалов напр жени . Рассмотрим работу устройства при анализе выбросов напр жени . В этом сдучае подаваемое на вход устройства отклонение напр жени  сети от его номинального уровн  повтор етс  форми -о рователем 2 модул  без изменений и подаетс  на входы компараторов 3.1-3.3. (фиг. 2, аТ ( процессе своего изменени  напр жение Ug пересекает нулевое значение (в момент времени t ) , что приводит к срабатыванию нуль-органа 1, выходное единичное напр жение которого прикладываетс  к адреснсму входу оперативного запоминающего устройства 10. В момент времени t напр жение U. пересекает уровень Uoj, что сопровождаетс  срабатыванием компаратора первого канала 3.1 и по влением на выходе элемента ИЛИ 4 единичного импульса (фиг. 2,d ). Этот импульс переводит К5-т зиггер 6 в нулевое состо ние . Дальнейший рост напр жений Ugy ( и, соответственно, U) сопровождаетс  поочередными срабатывани ми компаратора .второго и третьего каналов. Поступающие при этом на вход R RSтриггера б единичные импульсыСне мен ют состо ние RS-триггера, а лишь повышают надежность работы устройства в целом. При .срабатывании каждо- . го компаратора, кроме того, формируетс  новый адрес на входах А1-АЗ оперативного запоминающего устройства 10, однако это также не приводит к какимлибо изменени м в схеме анализатора. После прохождени  выбросом напр жени  своего амплитудного значени  напр жение U начинает снижатьс , что в момент времени tj приводит к возврату компаратора третьего канала 3.3 и по влению единичного напр жени  на его инверсном выходе. При этом с выхода элемента ИЛИ 5 на вход 5 RS-триггера б поступает импульс
напр жени  (фиг, 2, в), который переводит RS-триггер в единичное состо ние . А это в свою очередь, приводит к запуску формировател  7 одиночного импульса, выходное напр жение которого прикладываетс  к входу бло- 5 ка 8 задержки.
После возврата компаратора 3.3, кроме того, формируетс  соответствующий третьему каналу блока пам ти выбросов напр жени  адрес на входах 10 А1-А4 оперативного запоминающего устройства 10 - 1010.
По вл ющийс  на выходе блока заержки 8 с задержкой С импульс напр жени  (фиг. 2, г) подает команду 15 на.предварительную запись в т-декадилй двоично-дес тичный счетчик 11 числа, накопленного в результате предыдущего ансшиза в канале устройства с адресом 1010 и поданного с выходов pQ оперативного запоминающего устройства 10 на информационные входы счетчика .11.
После окончани  предварительной записи с задержкой Та. на выходе блока 5 8 задержки, св занном со счетным входом декадного двоично-дес тичного счетчика 11, по вл етс  импульс, увеичивающий содержимое счетчика на единицу .
С задержкой Т с выхода блока 8 задержки подаетс  команда на запись в оперативное запоминающее устройство 10 по T. же адресу 1010, увеличенному на единицу числа.
Таким образом осуществл етс  накопение информации в блоке пам ти устройства .
При по влении провала напр жени  нуль-орган 1 возвращаетс  в исходное состо ние и его выходное напр жение 40 принимает нулевое значение, а формирователь 2 модул  инвертирует входное напр жение устройства
U2. -Ue, -V - (и-иц)
В остальном работа анализатора 45 при провалах напр жени  аналогична описанной выше. Только накопление информации осуществл етс  в оперативном запоминающем устройстве 10 по адресам 0000 - 0111. ,50
После накоплени  достаточного объема информации по содержимому оперативного запоминающего устройства 10 стро тс  гистограммы выбросов и провалов напр жени . Максимальное число ее разр дов гистограмм равно п, т.е. П9ловине записанных в оперативном запоминающем устройстве 10 числа слов, а величина выборки выбросов и прювалов напр жени  ограничена числом дес тичных разр дов m счетчика 11.
Преимуществами предлагаемого устройства по сравнению с известными  вл етс  меньшее в 2 раза врем  анализа , необходимое дл  получени  гистограмм выбросов и провалов напр жени , больша  экономичность и надежность схемы, меньша  стоимость и потребл ема  его мощность.

Claims (2)

1.Авторское свидетельство СССР W 591781, кл. G 01 R 19/04, 1976.
2.Авторское свидетельство СССР 789880, кл. G 01 R 19/04, 1979.
SU802875243A 1980-01-23 1980-01-23 Статистический анализатор выбросов и провалов напр жени SU947775A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU802875243A SU947775A1 (ru) 1980-01-23 1980-01-23 Статистический анализатор выбросов и провалов напр жени

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU802875243A SU947775A1 (ru) 1980-01-23 1980-01-23 Статистический анализатор выбросов и провалов напр жени

Publications (1)

Publication Number Publication Date
SU947775A1 true SU947775A1 (ru) 1982-07-30

Family

ID=20874599

Family Applications (1)

Application Number Title Priority Date Filing Date
SU802875243A SU947775A1 (ru) 1980-01-23 1980-01-23 Статистический анализатор выбросов и провалов напр жени

Country Status (1)

Country Link
SU (1) SU947775A1 (ru)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100543479C (zh) * 2006-03-31 2009-09-23 鸿富锦精密工业(深圳)有限公司 电压突波计算系统及方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100543479C (zh) * 2006-03-31 2009-09-23 鸿富锦精密工业(深圳)有限公司 电压突波计算系统及方法

Similar Documents

Publication Publication Date Title
US4137563A (en) Circuitry for reducing power dissipation in equipment which operates in synchronism with clock pulses
ATE52629T1 (de) Ram-basierte mehranhaltspunktlogik.
SU947775A1 (ru) Статистический анализатор выбросов и провалов напр жени
GB1565371A (en) Memory device
US3182306A (en) Converter
SU1086419A1 (ru) Функциональный генератор
SU1383346A1 (ru) Логарифмический преобразователь
SU720507A1 (ru) Буферное запоминающее устройство
JPS5758280A (en) Method for making memory address
SU978193A1 (ru) Энергонезависимое оперативное запоминающее устройство
SU1548799A1 (ru) Устройство дл преобразовани гистограмм ркостей
JPS56101683A (en) Address assignment system of memory
SU1132294A1 (ru) Устройство дл моделировани канала св зи
SU1070554A1 (ru) Устройство дл организации очереди
SU1107118A1 (ru) Устройство дл сортировки чисел
SU567174A1 (ru) Устройство дл сжати информации
SU1437974A1 (ru) Генератор псевдослучайных сигналов
SU372692A1 (ru) Распределитель импульсов
RU1798901C (ru) Однотактный умножитель частоты
SU369705A1 (ru) Биелиотека
SU1444744A1 (ru) Программируемое устройство дл вычислени логических функций
SU1019493A1 (ru) Динамическое оперативное запоминающее устройство
SU622202A1 (ru) Устройство преобразовани кодов
SU902030A2 (ru) Логарифмический преобразователь
SU1462391A1 (ru) Устройство дл передачи информации