SU922741A1 - Устройство дл программного управлени - Google Patents

Description

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных системах с, программным управлением..

Известно устройство управления циф ровых вычислительных машин, содержащее счетчик команд и регистр адреса [1 ].

Однако обращение за командой и за ' операндом в устройстве происходит по одним и тем же цепям, что ограничивает его логические возможности.

Наиболее близким по технической сущности и достигаемому результату к изобретению является устройство, содержащее счетчик команд, регистр адреса запоминающего устройства, дешифратор, блок памяти, регистр команд и схему сравнения.

Функционирование этого устройства в составе управляющей цифровой вычислительной машины происходит в соответствии с программами, которые хранятся в постоянном запоминающем устройстве [2].

Устранение ошибок, обнаруживаемых .в процессе первоначальной отладки программ, осуществляют, например, изменением прошивки магнитных сердечников, что является весьма трудоемкой операцией. Кроме того, во время перепрошивки постоянного запоминающего устройства цифровая вычислительная машина не функционирует, что приводит к увеличению времени наладки и ввода машины в эксплуатацию.

Цель изобретения - повышение быстродействия устройства.

Поставленная цель достигается тем, что в устройство для программного управления, содержащее счетчик команд, вход которого является первым входом устройства, первую схему сравнения, •два регистра адреса и дешифратор, введены два регистра зоны, .два узла переадресации, вторая схема сравнения и регистр адреса операнда, причем

922741 4 выход старших разрядов адреса счетчика команд соединен с входами первой схемы сравнения и первого узла переадресации, второй вход которого соединен с выходом первого регистра зоны, первый вход второго узла переадресации соединен с выходом старших разрядов адреса регистра адреса Операнда и с первым входом второй схемы сравнения, второй вход которой соединен с выходом второго регистра зоны и с вторым входом первой схемы сравнения, вторые входы первого и второго узлов переадресации соединены с выходом первого регистра эоны, выход первого узла переадресации соединен с первым входом дешифратора, с первыми входами старших разрядов адреса первого и второго регистров адреса, вторые входы старших разря- _м дов адреса* которых соединены с выходом второго узла переадресации и с вторым входом дешифратора, первый и второй выходы которого соединены. соответственно с управляющими χ входами первого и второго регистров адреса, первые входы младших разрядов адреса которых соединены с выходом младших разрядов адреса счетчика команд, выходы первой и второй _м схем сравнения соединены соответственно с третьими входами первого и второго узлов переадресации, выход младших разрядов адреса регистра адреса операнда соединен с вторыми входами младших радрядов адреса первого ⁵⁵ и второго регистров адреса, вход регистра адреса операнда является вторым входом устройства.

Кроме того, каждый узел переадресации содержит три группы элементов * И-НЕ и элемент И-НЕ, причем первые . входы элементов И-НЕ первой и второй групп соединены соответственно с перftyw и вторым входами узла, вторые входы элементов Й-НЕ первой группы соединены с третьим входом узла и с входом элемента И-НЕ, выход которого соединен с вторыми входами элементов И-НЕ второй группы, выходы элементов И-НЕ первой и второйгрупп соединены ⁵⁰ соответственно с первыми и вторыми входами элементов И-НЕ третьей группы, выходы которых соединены с выходом узла.

Предлагаемое устройство позволяет ⁵⁵ в процессе отладки управляющей цифровой вычислительной машины при обращении устройства управления за ко мандами и константами в постоянное запоминающее устройство производить замену адресов обращения в постоянное запоминающее устройство адресами обращения в оперативное запоминающее, устройство, в которое предварительно записана отлаживаемая часть программы, тем самым легко проводить корректировку программызаписанной · в оперативном запоминающем устройстве.

Отладка программы в оперативном запоминающем устройстве позволяет устранить ошибки составления программы непосредственно перед занесением ее в постоянное запоминающее устройство. В результате этого уменьшаются простои вычислительной машины, связанные с корректировкой программ, записанных в постоянном запоминающем устройстве, и, следовательно, сокращаются сроки отладки программ управляющих цифровых вычислительных машин.

На фиг. 1 представлена блок-схема устройства для программного управления; на фиг. 2 - блок-схема узла переадресации.

Устройство содержит счетчик 1 команд, регистр 2 адреса операнда, первый регистр 3 адреса, второй регистр 4 адреса, дешифратор 5, первую схему 6 сравнения,'вторую схему 7 сравнения, второй регистр 8 зоны, первый регистр 9 эоны, первый узел 10 переадресации, второй узел 11 переадресации .

Узел 10 переадресации совершенно идентичен узлу 11 переадресации. Узел 10 переадресации состоит из первой группы элементов И-НЕ 12-14, третьей группы элементов И-НЕ 15~17, второй группы элементов И-НЕ 18-20 и элемента И-НЕ 21.

Узел 10 переадресации работает следующим образом.

При наличии управляющего сигнала на выходе схемы 6 сравнения на вторые входы элементов И-НЕ 12-14 neDвой группы и н^> вход элемента И-НЕ 21 поступает низкий потенциал, который закрывает эти элементы. При этом с выхода элемёнтов И-НЕ 12-14 первой группы высокий потенциал поступает на первые входы элементов И-НЕ 1517 третьей группы, а с выхода элемента И-НЕ 21 высокий потенциал поступает на вторые входы элементов И-НЕ 18-20 второй группы.

В результате значения сигналов на выходах элементов И-НЕ 15-17 тре5 922741 ₆ тьеи группы однозначно соответствуют значениям сигналов, поступающих с выхода регистра 9 на первые входы элементов И-НЕ 18-20 второй группы, проходящих на выход узла 10 переадресации через два последовательно соединенных элемента И-НЕ 18 и 15, 19 и 16, 20 и 17 второй и третьей .групп.

При отсутствии управляющего сигна-«о ла на выходе схемы 6 сравнения на вторые входы элементов И-НЕ 12-14 первой группы и вход элемента И-НЕ 21

- поступает высокий потенциал. При этом элементы И-НЕ 18-20 второй , группы закрыты низким потенциалом, поступающим на их вторые входы с выхода элемента И-НЕ 21, и на вторые входы элементов И-НЕ 15“ 17 третьей группы поступают высокие потенциалы ₂₀ с выхода элементов И-НЕ 18-20 второй группы. В результате значения сигналов на выходах элементов И-НЕ 15“ 17 третьей группы однозначно соответствуют значениям сигналов группы ₂₅ старших разрядов счетчика 1 команд, поступающих на первые входы элементов И-НЕ 12-14 первой группы и проходящих на выход узла 10 переадресации через два последовательно соединен- ₃₀ ных элемента И-НЕ 12 и 15, 13 'и 16, 14 и 17 первой и второй групп.

Таким образом, в зависимости от значения сигнала на выходе схемы 6 сравнения на выход узла 10 переадресации проходит группа старших разрядов адреса команды, либо адрес специальной зоны отладки оперативного запоминающего устройства.

Устройство работает следующим об- ₄₀ разом.

В исходном состоянии на первый вход устройства с пульта поступает код первой команды программы, а на вто-‘ , рой его вход - адрес операнда, участ-₄₅ вующего в операции. В процессе работы после выполнения очередной команды в счетчик 1 команд добавляется единица, либо на его вход с арифметическо-логического устройства ма- ₅₀ шины поступает код команды перехода, а на вход регистра 2 поступает адрес операнда, участвующего в очередной операции машины.

При работе управляющей цифровой _$5 вычислительной машины в режиме отладки программы в регистр 8 записывают адрес той зоны постоянного запоминающего устройства, в которой впоследствии после отладки записывается управляющая программа машины, а в регистр 9 записывают адрес специальной зоны отладки оперативного запоминающего устройства, в которой на время отладки записана подлежащая отладке управляющая программа машины.

В процессе работы устройства в . первой схеме 6 сравнения происходит поразрядное сравнение адреса зоны постоянного запоминающего устройства, поступающего на второй вход первой схемы 6 сравнения с регистра 8 устройства с группой старших разрядов адреса команды. Причем поступающая на первый вход первой схемы 6 сравнения группа старших разрядов адреса команды представляет собой адрес зоны постоянного запоминающего устройства. При совпадении сравниваемых разрядов на входах первой схемы 6 сравнения на ее выходе формируется управляющий сигнал, который поступает на вход первого узла 10 переадресации. При наличии управляющего сигнала на входе первого узла 10 переадресации на его выход проходит адрес специальной зоны отладки оперативного запоминающего устройства, под действием которого дешифратор 5 формирует сигнал управления на своем втором выходе. Под действием этого сигнала управления в регистр 4 поступает в младшие разряды группа младших разрядов с выхода счетчика 1 команд, а в старшие разряды с выхода первого узла 10 переадресации адрес специальной эоны отладки оперативного запоминающего устройства. Тем самым происходит замена поступающего со счётчика 1 команд истинно-^. го адреса обращения в постоянное запоминающее устройство соответствующим адресам'Обращения в специальную зону отладки оперативного запоминающего устройства, в которой записана подлежащая отладке управляющая программа машины.

. В случае не совпадения адресов на входах первой схемы 6сравнения на ее выходе не формируется управляющий сигнал, и на выход первого узла 10 переадресации проходит группа старших разрядов адреса команды. .При этом на первом выходе дешифратора 5 формируется сигнал управле- ния, под действием которого в регистр 3 поступает в младшие разряды

922741 8 простои машины, связанные с корректировкой программ, и сокращаются сроки отладки программ и сроки ввода в эксплуатацию управляющей цифровой вычислительной машины.

l· с выхода старшие раз-

Claims (2)

1. Изобретение относитс  к вычислительной технике и может быть использовано в цифровых вычислительных системах с. программным управлёй ием.. Известно устройство управлени  ци ровых вычислительных машин, содержащее счетчик команд и регистр адреса ГП. Однако обращение за командой и за операндом в устройстве происходит по одним и тем же цеп м, что ограничивает его логические возможности. Наиболее близким по технической сущности и достигаемому результату к изобретению  вл етс  устройство, содержащее счетчик команд, регистр адреса запоминающего устройства, дешифратор, блок пам ти, регистр команд и схему сравнени . Функционирование этого устройства в составе управл ющей цифровой вычис лительной машины происходит в соответствии с программами, которые хран тс  в посто нном запоминающем устройстве 2. Устранение ошибок, обнаруживаемых в процессе первоначальной отладки программ, осуществл ют, например, изменением прошивки магнитных сердечников , что  вл етс  весьма трудоемкой операцией. Кроме того, во врем  перепрошивки посто нного запоминающего устройства цифрова  вычислительна  машина не функционирует, что приводит к увеличению времени наладки и ввода машины в эксплуатацию. Цель изобретени  - повышение быстродействи  устройства. Поставленна  цель достигаетс  тем, что в устройство дл  программного управлени , содержащее счетчик команд, вход которого  вл етс  первым входом устройства, первую схему сравнени , два регистра адреса .и дешифратор, введены два регистра зоны, .два узла переадресации, втора  схема сравнени  и регистр адреса операнда, причем выход старших разр дов адреса счетчи ка команд соединен -с входами первой схемы сравнени  и первого узла переадресации , второй вход которого соединен с выходом первого регистра , первый вход второго узла переадресации соединен с выходом старших разр дов адреса регистра адреса Операнда и с первым входом второй схемы сравнени , второй вход которой соединен с выходом второго регистра зоны и с вторым входом первой схемы сравнени , вторые входы первого и вт рого узлов переадресации соединены с выходом первого регистра зоны, выход первого узла переадресации соединен с первым входом дешифратора, с первыми входами старших разр дов адреса первого и второго регистров адреса, вторые входы старших разр дов адреса- которых соединены с выходом второго узла переадресации и с вторым входом дешифратора, первый и второй выходы которого соединены , соответственно с управл ющими входами первого и второго регистров адреса, первые входы младших разр дов адреса которых соединены с выходом младших разр дов адреса счетчика команд, выходы первой и второй схем сравнени  соединены соответственно с третьими входами первого и второго узлов переадресации, выход младших разр дов адреса регистра адреса операнда сЬединен с вторыми вхо Дс$(м .младших радр дов адреса первого и второго регистров адреса, вход регистра адреса операнда  вл етс  втоpbiM входом устройства. Кроме того, каждый узел переадресации содержит три группы элементов И-НЕ и элемент И-НЕ, причем первые входы элементов И-НЕ первой и второй групп соединены соответственно с пер jsm и вторым входами узла, вторые вхсд8 } зламентов Й-НЕ первой группы соединены с третьим входом узла и с х&дом элемента И-НЕ, выход которого соединен с вторыми входами элементов И-НЕ второй группы, выходы элементов И-НЕ первой и второй.групп соединены соответственно с первыми и вторыми входам элементов И-НЕ третьей группы , выходы которых соединены с выходом узла. Предлагаемое устройство позвол ет в процессе отладки уп|}авл ющей цифровой вычислительной машины при обращении устройства управлени  за командами и константами в посто нное запоминающее устройство производить замену адресов обращени  в посто нное запоминающее устройство адресами обращени  в оперативное запоминающее, устройство, в которое предварительно записана отлаживаема  часть программы , тем самым легко проводить корректировку программы, записанной в оперативном запоминающем устройстве. Отладка программы в оперативном запоминающем устройстве позвол ет устранить ошибки составлени  программы непосредственно перед занесением ее в посто нное запоминающее устройство. В результате этого уменьшаютс  простои вычислительной машины, св занные с корректировкой программ, записанных в посто нном запоминающем устройстве, и, следовательно, сокращаютс  сроки отладки программ управл ющих цифровых вычислительных машин. На фиг. 1 представлена блок-схема устройства дл  программного управлени ; на фиг. 2 - блок-схема узла переадресации . Устройство содержит счетчик 1 команд , регистр 2 адреса операнда, первый регистр 3 адреса, второй регистр 4 адреса, дешифратор 5 первую схему 6 сравнени ,вторую схему 7 сравнени , второй регистр 8 зоны, первый регистр Э зоны, первый узел 10 переадресации, второй узел 11 переадресации .. Узел 10 переадресации совершенно идентичен узлу 11 переадресации. Узел 10 переадресации состоит из первой группы элементов И-НЕ 12-1, третьей группы элементов И-НЕ . второй группы элементов И-НЕ 18-20 и элемента И-НЕ 21. Узел to переадресации работает следующим образом. При наличии управл ющего сигнала на выходе схемы 6 сравнени  на вторые входы элементов И-НЕ 12-14 пеовой группы и элемента И-НЕ 21 поступает низкий потенциал, который закрывает эти элементы. При этом с выхода элементов И-НЕ 12-14 первой группы высокий потенциал поступает на первые входы элементов И-НЕ третьейгруппы, а с выхода элемента И-НЕ 21 высокий потенциал поступает на BTopbie входы элементов И-НЕ 18-20 второй группы. В результате значени  сигналов на выходах элементов И-НЕ третьей группы однозначно соответствуют значени м сигналов, поступающих с выхода регистра Э на первые входы элементов И-НЕ 18-20 второй группы, проход щих на выход узла 10 переадресации через два последоватёльйо соединенных элемента И-НЕ 18 и 15 19 и 16, 20 и 17 второй и третьей групп. При отсутствии управл ющего сигн ла на выходе схемы 6 сравнени  на вторые входы элементов И-.НЕ 12-1 i первой группы и вход элемента И-НЕ 21 поступает высокий потенциал. При этом элементы И-НЕ 18-20 второй , группы закрыты низким потенциалом, поступающим на их вторые входы с вы хода элемента И-НЕ 21, и на вторые входы элементов И-НЕ 15-17 третьей группы поступают высокие потенциалы с выхода элементов И-НЕ 18-20 второ группы. В результате значени  сигналов на выходах элементов И-НЕ 15 17 третьей группы однозначно соответствуют значени м сигналов группы старших разр дов счетчика 1 команд, поступающих на первые .входы элементов И-НЕ 12-1 первой группы и прох д щих на выход узла 10 переадресаци через два последовательно соединенных элемента И-НЕ 12 и 15, 13 и 16, I и 17 первой и второй групп. Таким образом, в зависимости от значени  сигнала на выходе схемы 6 сравнени  на выход узла 10 переад ресации проходит группа старших раз р дов адреса команды, либо адрес специальной заиы отладки оперативного запоминающего устройства. Устройство работает следующим об разом.. В исходном состо нии на первый вход устройства с пульта поступает к первой команды программы, а на второй его вход - адрес операнда, учас вующего в операции, В процессе раб ты после выполнени  очередной команды в счетчик 1 команд добавл етс  единица, либо на его вход с ариф метическо-логического устройства ма шины поступает код команды перехода , а на вход регистра 2 поступает адрес операнда, участвующего в очередной операции машины. При работе управл ющей цифровой вычислительной машины в режиме отладки программы в регистр 8 записывают адрес той зоны посто нного зап минающего устройства, в которой впоследствии после отладки записываетс  управл юща  программа машины, а в регистр 9 записывают адрес специальной зоны отладки оперативного запоминающего устройства в которой на врем  отладки записана подлежаща  отладке управл юща  программа машины. В процессе работы устройства в . первой схеме 6 сравнени  происходит поразр дное сравнение адреса зоны посто нного запоминающего устройства, поступающего на второй вход первой схемы 6 сравнени  с регистра 8 устройства с группой старших разр дов адреса команды. Причем поступающа  на первый вход первой схемы 6 сравнени  группа старших разр дов адреса команды представл ет собой адрес зоны посто нного запоминающего устройства . При совпадении сравниваемых разр дов на входах первой схемы 6 сравнени  на ее выходе формируетс  управл ющий сигнал, который поступает на вход первого узла 10 переадресации . При наличии управл ющего сигнала на , входе первого узла 10 пере- . адресации на его выход проходит ад рее специальной зоны отладки оперативного запоминающего устройства, под действием которого дешифратор 5 формирует сигнал управлени  на своем втором выходе. Под действием этого сигнала управлени  в регистр I поступает в младшие разр ды группа младших разр дов с выхода счетчика 1 команд, а в старшие разр ды с выхода первого узла 10 переадресации адрес специальной зоны отладки оперативного запоминающего устройства. Тем самым происходит замена поступающего со счётчика 1 команд истинно-; , го адреса обращени  в посто нное запоминающее устройство соответствующим адресам-обращени  в специальную зону отладки оперативного запоминающего устройства, в крторой записана подлежаща  отладке управл юща  программа машины. . В случае не совпадени  адресов на входах первой схемы 6 сравнени  на ее выходе не формируетс  управл ющий сигнал, и на выход первого 10 переадресации проходит группа старших разр дов адреса команды. .При этом на первом выходе дешифратора 5 формируетс  сигнал управлени , под действием которого в регистр 3 поступает в младшие разр ды группа младших разр дов с выхода счетчика 1 команд, а в старшие разр ды с выхода первого узла 10 переадресации - группа старших разр дов адреса команды. Тем самым происходит обращение в посто нное запоминающее устройство по истинному адресу , поступающему со счетчика 1 команд . Работа второй схемы 7 сравнени  и второго узла 11 переадресации аналогичнй описанной работе первой схем 6сравнени  и первого узла 10 переад ресации. Отличие состоит в том, что на второй схеме 7 сравнени  происходит поразр дное сравнение поступающи на ее входы адреса зоны посто нного запоминающего устройства с группой старших разр дов адреса операнда. Пр совпадении сравниваемых разр дов на выход второго узла 11 переадресации проходит адрес специальной зоны отла ки оперативного запоминающего устрой ства, и в регистр k в младшие разр д поступает группа младших разр дов с выхода регистра 2, а в старшие разр  ды - адрес специальной зоны отладки оперативного запоминающего устройства . Тем самым происходит замена обращени  в посто ннее запоминающее устройство по адресу из регистра 2 на обращение в специальную зону отладки оперативного запоминающего уст ройства по соответствующему адресу, сформированному в регистре Ц. В случае несовпадени  сравниваемых разр дов на входах второй схемы 7сравнени  на выход второго узла 11 переадресации проходит группа с-тарших разр дов адреса операнда, и обращение происходит в оперативное запоминающее устройство по истинному адресу, сформированному в регистре l в случае обращени  за операндо и в регистре 3 в случае обращени  за константой, Применение предлагаемого устройств позвол ет в истинных адресах осущест вл ть отладку программы перед занесением ее в посто нное запоминающее устройство. Благодар  этому существенно упрощаетс  процесс отладки программы и значительно сокращаетс  количество перепрошивок магнитных сердечников посто нного запоминающе го устройства. В результате этого повышаетс  надежность посто нного за поминающего yctpoйcтвa, уменьшаютс  9 18 простои машины, св занные с корректировкой программ, и сокращаютс  сроки отладки программ и срокм ввода в эксплуатацию управл ющей цифровой вычислительной машины. Формула изобретени  Устройство дл  программного управлени , содержащее счетчик команд, вход которого  вл етс  первым входом устройства, первую схему сравнени  , два регистра адреса и дешифратор , отличающеес  тем, что, с целью повьшени  быстродействи  устройства, в него введены два регистра зоны, два узла переадресации , втора  схема сравнени  и регистр адреса операнда, причем выход старших разр дов адреса счетчика команд соединен с входами первой схемы сравнени  и первого узла переадресации , второй вход которого соединен с выходом первого регистра зонй , первый вход второго узла переадресации соединен с выходом старших разр дов адреса регистра адреса операнда и с первым входом второй схемы сравнени , второй вход которой соединен с выходом второго регистра зоны и с вторым входом первой схемы сравнени , вторые входы первого и второго узлов переадресации соединены с выходом первого регистра зоны, выход первого узла переадресации соединен с первым рходом дешифратора, с первыми входами старших разр дов адреса первого и второго регистров адреса, вторые входы старших разр дов адреса которых соединены с выходом второго узла переадресации и с вторым входом дешифратора, первый и второй выходы которого соединены соответственно с управл ющими входами первого и второго регистров адреса, первые входы младших разр дов адреса которых соединены с выходом младших разр дов адреса счетчика команд, выходы первой и второй схем сравнени  соединены соответственно с,третьими входами первого и второго узлов переадресации , выход младших разр дов адреса регистра адреса операнда соединен с вторыми входами младших разр дов адреса первого и второго реги- строе адреса, вход регистра адреса операнда  вл етс  вторым входом устройства . . 2. Устройство по п. 1, отличающеес  тем, что каждый узел переадресации содержит три группы элементов И-НЕ и элемент И-НЕ, при чем первые входы элементов И-НЕ первой и второй групп соединены соответственно с первым и вторым входами узла, вторые входы элементов И-НЕ первой группы соединены с третьим входом узла и с входом элемента И-НЕ, выход которого соединен с вторыми входами элементов И-НЕ второй группы, выходы элементов И-НЕ 9 1 первой и второй групп соединены соответственно с первыми и вторыми входами элементов И-НЕ третьей группы, выходы которых соединены с выходом узла. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № «16635, кл. G 06 F 9/06, 1973.
2. 2.Авторское свидетельство СССР № ««28383, кл. G 06 F 9/06, 197 (прототип ) .

   м

   IS

   13

   /

   16

   77