SU1236487A1 - Устройство дл контрол хода программы - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники. Целью изобретени   вл етс  повьшение достоверности контрол . Устройство содержит регистр сдвига, схему сравнени , блок хранени  контрольного слова, счетчики, триггеры, элементы И, буферный регистр, компаратор адреса, регистр режима, элементы ИЛИ. 4 ил. к оо О5 4; ОО

Description

1

1236487

и.икфетение относитс  к вычислительной технике, а именно к функциональному контролю ЭВМ.

Цель изобретени  - повьгаение достоверности контрол .

На фиг. 1 приведена блок-схема устройства дл  контрол  хода программы; на фиг. 2 - диаграммь информади- онных и синхронизирующих сигналов контролируемой ЭВМ; на фиг. 3 - ти- повые фрагменты программ; на фиг. А пример фрагмента прогр4ммы, подготовленной дл  контрол .

Устройство дл  контрол  хода программы (фиг. 1) содержит регистр 1 сдвига, используемьй при реализации циклических кодов, схему 2 сравнени  блок 3 хранени  контрольного слова, первьм счетчик 4, второй счетчик 5. Устройство подключаетс  к информаци- онным шинам канала контролируемой ЭВМ посредством входных информацион- .1ых шин 6, а к синхронизирукицим шинам при помощи входных синхрошин 7 и выходной синхрошины 8, Устройство со держит также дешифратор 9, четвертый - седьмой, третий, второй три1- геры 10 - 16 соответственно. Выходы триггеров 10 - 13 соединены с первыми входами четвертого, одиннадцатого первого, двенадцатого элементов И 17 20 соответственно. Выходы буферного регистра 21 соединены с группой входов компаратора 22 адреса, выходы регистра 23 режима подключены к первым входам п того - дес того элементов И 24 - 29 соответственно, выходы которых соединены с входами первого элемента ИЛИ 30. Выходы формирова елей 31 и 32 импульсов подключены соответственно к первому и второму входам второго элемента ИЛИ 33. Кроме того, в состав устройства вход т четвертый 34, третий 35 и п тый 36 формирователи импульсов, третий и второй элементы И 37 и 38.

На фиг. 2 приведены диаграммы сигналов ЭВМ с общей шиной: О - диаграмма сигналов информационных шин контролируемого канала; - диаграмма сигнала синхронизации активного устройства , (СИЛ) ; & - диаграмма сигнала 1 - диаграмма сигнала Вывод а - диаграмма сигнала синхронизации пассивного устройства (СИП).

На фиг. 3 изображены типовые фраг менты контролируемых программ: и - линейный участок, содержащий команды 39 и 40; S - фрагмент, содержащий

5 д

5

5

0

3

0

команду условного перехода 41 и команды 42 -- 44; 6 - фрагмент, содержащий сход  циес  пути с команда- ivm 45 - 48.

Фрагмент программы (фиг. 4) содержит команду 49 установки буферного регистра 21 и служебные (подготавливающие ) фрагменты 50 - 53. Раскрыт состав фрагмента 50, содержащего команду 54 установки счетчика 4 и команду 55 установки регистра 23 режима Служебные фрагменты 52 отличаютс  от фрагментов 50 и 51 в частности кодом, заносимым в счетчик 5, так как в следуюнщх за ними контролируемых фрагментах кодовое слово считываетс  вначале.

Устройство работает следующим образом .

В общем случае произвольную программу ЭВМ можно разбить на непрерывную цепь фрагментов. Ход выполнени  программы будет корректным, если без нарушени  алгоритма можно от выполнени  предыдущего линейного фрагмента программы перейти к последующему, хот  бы на одном допустимом наборе входных данных. При выполнении отдель.- ных фрагментов программы в канале ЭВМ пересылаетс  множество двоичных векторов кодов команд, адресов и т.п. В этом множестве можно выделить некоторое подмножество векторов, состав и очередность которого не мен етс  от выполнени  к выполнению фрах - мента и Не зависит от входных данных. Это подмножество (в дальнейшем называемое фиксированным) может служить идентифицирующим образом фрагмента. Способом контрол  корректности выполнени  фрагмента  вл етс  суммирование элементов фиксированного подмножества по методу циклического кода дл  получени  контрольного слова и сравнени  последнего с ожидаемым. Их равенство свидетельствует о безошибочном выполнении фрагмента.

До начала контрол  фрагмента регистр 1 сдвига сброшен в нулевое состо ние. В процессе, контрол  вектора коды, поступающие на регистр 1 по шинам 6, суммируютс  на регистре. Если в качестве m+1-ro слагаемого вз ть сумму m предудыщих векторов, то результат тож;дественно равен нулю . Поэтому блок хранени  контрольного слова представл ет собой  чейку , всегда хран щую во всех разр дах нули, подаваемые на вторую груп

пу входов схемы 2 сравнени . Таким образом, принцип контрол  корректности выполнени  фрагмента заключаетс  в добавлении к фиксированному подмножеству фрагмента еще одного кода, такого что результирующа  сумма равна нулю.

При контроле линейного фрагмента (фиг. За), начинающегос  командой 39 и заканчивающегос  командой 4 кодовое слово, замыкающее фиксированное подмножество, по вл етс  на шинах 6 во врем  выполнени  команды 40. В фрагменте, содержащем команду условного перехода 41 (фиг. 3 ) вьщелено три линейных фрагмента: 42-41, 41-43 и 41-44. Корректны два пути: 42-41-43 и 42-41-44 Каждый из этих путей представлен своим фиксированным подмножеством, состо щим в первом случае из фиксированных подмножеств фрагментов 42-4 Г и 41-43, и во втором случае 42-41 и 41-44. Каждому пути соответствует свое кодовое слово, по вл ющеес  в канале во врем  выполнени  команды 43 или 44. Но результирующа  сумма и в том и в другом случае будет равна нулю, Некорректньш переход (исключа  неправильный анализ логического услови ) приводит к подмене фрагмента 41-43 или 41-44 иным, отличным от этих двух, а следовательно , к искажению результирующей суммы что обнаруживаетс  в конце фрагмента

Фрагмент, содержащий сход щиес  пути (фиг. 3 и), состоит из линейных фрагментов 45-46, 47-46, 46-48. Причем оба пути заканчиваютс  общим линейным фрагментом 46-48. Калсдый из путей идентифицируетс  своим кодовым словом, вводимым в начале фрагментов 45-46 и 47-46. В этом случае кодовые слова определ ютс  алгоритмическим подбором (перебором кодов) или с помощью аналитических зависимостей .

Подготовка устройства к контролю заключаетс  в программном занесении соответствующих кодов на счетчики 4 ,и 5, буферный регистр 21 и регистр 2 режима. Адрес счетчика или регистра, дешифрованный на дешифраторе 9, активизирует его выход и запоминаетс  на одним из триггеров 10, 11 или 12 по фронту сигнала СИЛ. Затем объеди- н  сь на соответствующем элементе И 17, 18 или 19 с сигналом Ввод записывает код в выбранный счетчик

f5

20

25

,Q

° 5

30

35

0

5

или регистр. -Одновременно на выходе элемента 20 вырабатываетс  сигнал синхронизации пассивного устройства, необходимый дл  завершени , цикла асин: хронного обмена. Триггеры 10 - 13 сбрасываютс  импульсом, по вл ющимс  на выходе формировател  36 в момент заднего фронта сигнала СИА. Во второй счетчик и регистр режима код заноситс  из разных разр дов одного слова. По этому же сигналу устанавливаетс  триггер 15, разрешакнций про- . хождение импульсов через элемент И 37 на счетный вход счетчика 5. С этого момента начинаетс  работа устройства. Импульсы, по вл ющиес  на выходе формировател  25 по заднему фронту сигнала СИА, на выходе формировател  32 по переднему фронту СИА и на выходе форм1фовател  35 по переднему фронту сигнала СИП объедин ютс  на элементе ШВ- 33 и поступают на счетный вход счетчика 5. Счетчик работает в инверсном режиме. Сигнал заема на выходе счетчика 6 сбрасывает триггер 15 и устанавливает триггер 16. После этого импульсы с формирователей 32, 35, а также 34, формирующего импульс по переднему фронту сигнала Вывод, проход т через элементы И 24- 29 (если установлен соответствующий разр д регистра режима) и объедин ютс  на элементе ИЛИ 30, после чего через элемент И 38 поступают на счетный вход счетчика 4 и стробирукщий вход регистра 1. По фронту СИА на регистре 1 суммируетс  адрес, присутствующий в этот момент на щинах 6, по фронту Вывод - выводимые данные, по фронту СИП - пересыпаемые данные. Старшее разр ды адресов, по вл ющихс  в канале, при помощи компаратора 22 сравниваютс  с кодом, предварительно занесенным на буферный регистр 21. При совпадении на выходе компаратора по вл етс  высокий уровень , запоминаемый на триггер 14 до конца цикла обмена. Это позвол ет при помощи элементов И 28 и 29 выдел ть в фиксированном подмножестве вектора, по вл ющиес  на щинак при обращении к заданному непрерывному подмножеству адресов. Одновременно с суммированием на регистре 1 производитс  уменьшение кода счетчика 4. Последней командой  вл етс  команда считывани  кодового слова, хран щегос  точно так же, как и остальные программные константы.

При равенстве счетчика 4 нулю на его выходе по вл етс  сигнал,, разрешающий сравнение содержимого регистра 1 с нулем на схеме 2 сравнени . При несовпадении на выходе схемы сравнени  по вл етс  сигигш ошибки. Возможны следующие режимы формировани  фиксированного подмножества кодов, по вл ющихс  на шинах 6, в процессе выполнени  конт- ролируемого фрагмента: суммирование адресов (разрешен элемент 24); суммирование вводимых данных (разрешен элемент 25); суммирование выводимых данных (разрешен элемент 26); суммирование пересылаемых данных (разрешен элемент 27); суммирование пересыпаемых данных при обращении к заданной области (разрешен элемент 28); суммирование данных вводи мых из заданной области (разрешен элемент 29).

Возможны также произвольные комбинации режимов.

Claims (1)

1. Формула изобретени 

   Устройство дл  контрол  хода программы , содержащее блок хранени  контрольного слова, схему сравнени  регистра сдвига, первый и второй счетчики, дешифратор, регистр режима , буферный регистр, компаратор адреса, два элемента ИЛИ, п ть формирователей импульса, шесть триггеров , одиннадцать элементов И, причем входна  информационна  шина устройства соединена с группой входов дешифратора, группами установочных входов регистра сдвига, первого счетчика, буферного регистра, регистра режима и первой группой входов компаратора адреса, выход первого элемента И соединен с входами сброс регистра сдвига и первого счетчика, вход сдвига регистра сдвига и счетный вход первого счетчика соединены с выходом второго элемента И, группа выходов регистра сдвига и группа выходов блока хранени  контрольного слова соединены соответственно с первой и второй группами информационны входов схемы сравнени , выход которой  вл етс  выходом ошибки устройства , отличающеес  тем, что, с цепью повьш1ени  достоверност контрол , в него введены седьмой триггер и двенадцатьш элемент И,

   0

   5

   0

   5

   0

   5

   5

   5

   причем выход первого счетчика соединен с управл ю111;им входом схемы сравнени , группа установочных входов второго счетчика подключена к вход- р(ой информационной шине устройства, а счетный и стробирующий входы соединены соответственно с выходами третьего и четвертого элементов И, ВЫХОД второго счетчика соединен с нулевым входом первого триггера и единичным входом второго триггера, нулевой вход и выход которого соединены соответственно с выходом первого счетчика и первым входом второго элемента И, второй вход которого соединен с выходом первого элемента ИЛИ, входы которого соединены соответственно с выходами п того-дес того элементов И, первые входы которых соединены с выходами соответствукнцих разр дов регистра режима, первый и второй входы третьего элемента И соединены соответственно с выходами первого триггера и второго элемента ИЛИ, первый, второй и третий входы которого соединены соответственно с выходами первого, второго и третьего формирователей импульса, выход первого формировател  импульса соединен с нулевым входом третьего триггера , информационный вход которого соединен с выходом компаратора адреса , выход второго формировател  импульса соединен с вторым входом п того элемента И, выход третьего формировател  импульса соединен с вторыми входами шестого, восьмого, дев того и дес того элементов И, вход запуска устройства Соединен с первьгми установочными входами четвертого-седьмого триггеров, входами первого, второго формирователей импульса и синхровхо- дом третьего триггера, выход которого соединен с третьими входами дев того и дес того элементов И, вход и выход четвертого формировател  импульса соединены соответственно с входом Строб устройства и вторым входом седьмого элемента И, четвертьй вход дес того элемента И и третий вход шестого элемента И соединены с синхровходом устройства, выход четвертого элемента И соединен с синхровходом регистра режима, единичным входом первого триггера, синхровход буферного регистра и его группа выходов Соединены соответственно с выходом одиннадцатого элемента И и

   71

   группой выходов компаратора адреса, выход двенадцатого элемента И соединен с входом второго формировател  импульса и  вл етс  синхровходом уст ройства, выходы дешифратора соединены с вторыми установочными входами четвертого-седьмого триггеров, выходы которых соединены соответственно

   236487 8

   с первыми входами четвертого, одиннадцатого , первого и двенадцатого элементов И, вторые входы которых подключены к стробирующему входу устройства , запускающий вход устройства через п тый формирователь импульса соединен с нулевыми входами четвертого-седьмого триггеров.

   Фиг. 1 g У Мрес X ManHbie д

   g

   J

   I

   Фиг г

   с«.) сю с«

   п б с

   фuг.

   Редактор Г.Волкова

   Составитель С.Кобзев

   Техред М.Ходанич Корректор М.Демчик

   Заказ 3092/52 Тираж 671 Подгшсное ВНИИПИ Государственного комитета СССР

   по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д, 4/5

   Производственно-полиграфическое предпри тие,, г.Ужгород, ул.Проектна , 4