SU898504A1 - Ассоциативна запоминающа матрица - Google Patents

Description

(54) АССОЦИАТИВНАЯ ЗАПОМИНАЮЩАЯ МАТРИЦА

I

Изобретение относитс  к запоминающим устройствам.

Известна ассоциативна  запоминающа  матрица, содержаща  элементы пам ти с подключенными к ним шинами опроса , записи, считывани  LlJ .

Недостатком этой матрицы  вл етс  сложность конструкции.

Наиболее близкой по технической сущности к предлагаемой  вл етс  ассоциативна  запоминающа  матрица, содержаща  строки и столбцы элементов ассоциативной пам ти, каждый из которых содержит запоминающую  чейку, блок считывани , блок сравнени , две группы блоков выдачи, гри группы входных элементов НЕ, а также входные шины поиска (записи), шины выбора строки, выходные шины считывани  и шины результата по , иска, позвол ющие выполнить операции записи информации с выходных шин в любые элементы ассоциативной пам ти и считывание из них информации, сравнени  содержимого этих элементов с информацией на входных шинах и маскирование затшси и сравнение определенных столбцов пам ти t2j.

Недостатком этой матрицы  вл етс  отсутсивие контрол  ее исправности, что снижает надежность матрицы.

Цель изобретени  - повышение надежности матрицы.

Поставленна  цель достигаетс  тем,

10 что в ассоциативную запоминающую матрицу , содержащую элементы пам ти, пр чем входы элементов пам ти, принадлежащих одноименному столбцу матрицы, подключены к соответствующим вхоцным

15 информационным и маскирующим шинам,а выходы - к выходным информационным шинам входы элементов пам ти, принадлежащих одноименной строке матрицы, соединены с соответствующими шинами выборки строки,

20 а выходы - с шинами результата поиска, введены логические блоки по числу стрлбцов матрицы и элемент И-НЕ, входы которого подключены к выходам логических блоков, а выход  вл егс  контрольным выходом магрины, одни из входов логиче ских блоков подключены к .управл ющей шине, а другие - к соогвегствуюшим вхо ным информационным шинам, маскируклли шинам и выходным информационным шина При этом логический блок целесообраз но выполн ть в виде блока, содержащего элементы И-НЕ и НЕРАВНОЗНАЧНОСТЬ, причем выходы первого элемента И-НЕ и элеменга НЕРАВНОЙ А ЧНОСТЬ подключены к одним из входов второго элемент И-НЕ, выход которого  вл етс  выходом . логического блока, входами которого  вл ютс  другой вход второго элемента И-НЕ и входы первого элемента И-НЕ и элемента НЕРАВНОЗНАЧНОСТЬ. На чертеже представлена структурна  схема ассоциативной запоминающей матрицы . Матрицы содержат элементы пам ти I ногические блоки 2 по числу столбцов матрицы, состо щие из первого элемента И-НЕ 3, элемента НЕРАВНОЗНАЧНОСТЬ 4 и второго элемента И-НЕ 5, элемент И-НЕ 6, управл ющую щину 7, используемую в режиме записи, шину 8 сиг чала неисправности, шины 9 выборки строки, входные Ю и выходные 11 информационные шины, маскирующие шины 12   щины 13 реэультага поиска. Входы элемента И-НЕ 6 подключены к выходам блоков 2, а выход соединен с шиной 8 и  вл етс  контрольным вызйэдом матрицы, одни из входов блоков 2 подключены к шине 7, а другие - к соот ветствующим шинам Ю, И и 12. В каждом блоке 2 выходы элементов HOiE 3 и НЕРАВНОЗНАЧ1ЮСТЬ 4 подключены к одним из входов элемента Й-НЕ 5, выход которого  вл егс  выходом блока 2, входами которого  вл ютс  .другой вход элемента И-НЕ 5 и входы элементов И-НЕ 3 и НЕРАВНОЖАЧШЭСТЬ 4. Матрина работает следук цим образом 8 записи на соответствующих иаформацгонвсй Ю и маскирук ней 12 шинах может быть одна из трех следующих комбинаций логических сигналов: I, I „ запись с маскировевшем данного разр дочного столбца} 1, О зааись 1 в элемеат ассодаативной пам ти; О, t - запись О. Кроме того , в эюм режиме на вход элемента ИНЕ 5 всех логических блоков 2 по шине 7 додводитс  сигнал логической 1, который не мешает поступлению резуль89 татов сравнени  с элементов ИЛЕ 3 и НЕРАВНОЗНАЧНОСТЬ 4. В случае, если запись производитс  с маскированием данного разр дного столбца, с выхода элемента И-НЕ 3 снимаетс  сигнал логического О, который поступает на вход элемента И-НЕ 5. При этом игнорируетс  результат сравнени  с элемента НЕРАВНОЗНАЧНОСТЬ 4, а с выхода элемента И-НЕ 5 снимаетс  сигнал логической 1, который поступает на вход элемента И-НЕ 6 и означает нормальное функционирование элементов данного замаскированного разр дного столбца. В режиме немаскированной записи 1 или О в соответствии с таблицей истинности ассоциативного пол  в случае правильной работы элементов пам ти 1 информаци  на шинах; II совпадает с той, котора  присутствует на соответствующих входных шинах Ю, т.е. на входы элемента НЕРАВНОЗНАЧНОСТЬ 4 подаетс  смешанна  комбинаци  логических сигналов 1, 1 при записи I и О, О при записи О, а с его выхода снимаетс  сигнал логического О, который поступает на вход элемента И-НЕ 5, с выхода которого уровень логической 1 подаетс  в элемент И-НЕ 6. Если соответствующий элемент пам ти 1 работает неправильно, то входы элемента НЕРАВНОЗНАЧНОСТЬ 4 поступает комбинаци  сигналов 1, О, либо О, 1, а с его выхода снимаетс  сигнал логической 1, который подаетс  на вход элемента И-НЕ 5, с выхода которого уровень логического О (так как на остальных входах данного элемента И-НЕ 5 присутствуют логические 1) подаетс  в элемент ЕСЛИ хот  бы на одном входе элемента И-НЕ 6 по вл етс  сигнал логического О , то по шине 8 выдает сигнал неисправности ассоциативной пам ти (к шине 8 может быть подключен, например, индикатор неисправности). В реншме отсутстви  записи сигнал логического О по шике 7 подаетс  на элемент И-НЕ 5 всех логических блсжов 2 и исключает ложное по вление сигнала неисправности на шине 8, Предложенна  матрица значительно повышаег достоверность информации как хранимой, гак и обрабатываемой в ней, повышает надежность систем, в которых примен етс  данна  матщца. Важным положительным качеством предложенной матрицы  вл етс  то, что в

ней осущесгвл етчз  коигроль исправности ассоциагивного пол  в процессе работы.

Claims (2)

1. Формула изобретени 

   I. Ассоциативна  запоминающа  матрица , содержаща  элементы пам ти, причем входы элементов пам ти, принадлежащие одноименному столбцу матрицы, подключены к соответствующим входным ш ормационным и маскирующим шинам, а выходы - к выходным информационным шинам, входы элементов пам ти, принадлежащих одноименной строке матрицы, соединены с соответствующими шинами выборки строки , а выходы - с шинамм результата поиска , отличающа с  тем, что, с целью повышени  надежности матрицы, она Содержит логические блоки по числу столбцов матрицы и элемент И-НЕ, входы которого подключены к выходам логических блоков, а выход  вл етс  контрольным выходом матрицы, одни из вхо--Ь-;к г

   дов логических блоков подключены к управл ющей шине, а другие к соответствующим входным информационным ипшаМ( максирующим шинам и выходным информационным шинам.
2. 2. Матрица по п. I, отличающа  с   тем, что, логический блок содержит элементы И-НЕ и HEPABHO3iA4НОСТЬ , причем выходы первого элемента И-НЕ и элемента НЕРАВНОЗНАЧНОСТЬ подключены к одним из всодов второго элемента И-НЕ, вьрсод которого  вл етс  выходом логического блока, входами которого  вл ютс  другой вход второго элемента И-НЕ и входы первого элемента И-НЕ и элемента НЕРАВНОЗНАЧНОСТЬ.

   Источники информации, прин тые во внимание при

   1.Крайзмер Л. П., Бородаев Д. А., Гутенмахер Л, И. и др.. Ассоциативные запоминающие устройства. М., Энерги , 1967, с. 83.

   2. Электронна  промьгашенность, 1975, № It (прототип).

   г .

   г-ЧЬ-тГ