SU857999A1 - Устройство дл восстановлени процессора после сбо - Google Patents

Description

t

Изобретение относитс  к вычисли- . тельной технике и предназначено дл  организации восстановлени  в случае сбоев в процессорах, использующих микропрограммный принцип управлени .

Известно устройство восстановлени  процессора путем повторени  команд при сбое, которое содержит специальные регистры хранени , в которых запоминаетс  информаци ,необходима  дл  повторени  команды.. Дл  запоминани  факта изменени  операндов во врем  выполнени  команд устройство содержит триггер изменени  исходных данных, который устанавливаетс  при выполнении микрокоманд записи результатов и указывает, что операнды команды могут изменитьс . Значение триггера определ ет действи , необходимые дл  повторени  команды

Недостатком известного устройства  вл етс  то, что оно требует дополнительных затрат оборудовани  дл  сохранени  необходимой информации в случае невозможности повторени  команды (выполн лась системна  операци  - прорывание, обновление таймера и т.д.).

Известно также устройство восстанонлени .ч процессора путем повторени 

2

микрокоманд при сбое, содержащее специальные регистры повторени ig запоминающие адрес сбойной микрокоманды, операнды микрооперации и дополнительную информацию, необходимую дл  повторени . В случае фиксации сбо  в узле контрол  осуществл етс  переход на микропрограмму повторени  сбойной микрокоманды 2.

10

Недостатком этого устройства  вл етс  мала  эффективность восстановлени  сбоев, так как бработка сбо  начинаетс  сразу же после фиксации его в узле контрол  устройства, и .

15 также потер  управлени  в случае посто нного сбо .

Наиболее близким техническим решением к предлагаемому изобретению  вл етс  устройство дл  восстановлени 

20 процессора после сбо , содержащее блок микропрограммного управлени  и синхронизации, блок обработки данных, узел контрол  и узел микропрограммных прерываний, первый выход которого

25 соединен с первым входом блока микропрограммного управлени  и синхронизации , первый и второй выходы которого соединены с первым и вторым входами узла контрол , третий вход которого соединен с первым выходом блока

30

обработки, а первый выход узла контрол  соединен с первым входом узла микропрограммных прерываний 3.

Недостатком устройства  вл етс  низка  эффективность восстановлени , так как услови , вызвавшие сбой (изменение питающих напр жений, контактные  влени  и т.д.), имеют врем  действи , большее чем рабочий цикл про дессора . Поэтому обработка сбо  сразу же может привести к неповтор емой ситуации. Кроме этого, устройст-во может привести к потере управлени  в случае зацикливани  микропрограммы повторени  из-за наличи  посто нного сбо  в процессоре.

Целью изобретени   вл етс  повышение надежности и расширение функциональных возможностей устройства за счет обеспечени  процесса восстановлени  с различным напр жением питани .

Поставленна  цель достигаетс  тем что в устройство дл  восстановлени  процессора после сбо , содержащее блок микропрограммного управлени , синхронизатор, блок обработки данных блок контрол    блок формировани  адреса микрокоманд, причем первый,второй и третий выходы блока микропрограммного управлени  соединены соответственно с первым и вторьйч входом блока контрол  и с первым входом блока обработки данных, выход которого соединен с третьим входом блока контрол , первый аыход блока контрол  соед4 нен с первым входом блока формировани  адреса микрокоманд, первый выход которого соединен с первым входом блока микропрограммного управлени , введены первый и второй счетчики , первый и второй дешифраторы, первый и второй триггеры, элемент И, регистр , индикатор отклонен .  напр жени  питани , причем выход элемента И соединен с первым входом первого триггера, выход которого соединен с входом синхронизатора, четвертый и п тый выходы блока микропрограт-много управлени  соединены соответственно с первым входом второго триггера и с первым входом второго счетчика,второй выход блока контрол  соединен с nepBbBvi входом элемента И и с вторым входом второго триггера, выход которого соединен с вторым входом элемента и, выход синхронизатора соединен с первым входом первого счетчика выход которого соединен с первым входом первого дешифратора, выход которого соединен с вторыми входами первого счетчика и первого триггера, первый вход устройства соединен с входом индикатора отклонени  напр жени  питани , выход которого соединен с вторым входом первого дешифратора , второй выход блока формировани  адреса микрокоманд соединен с вторым входом второго счетчика, вы .ход которого соединен с входом вто рого дешифратора, выход второго дешифратора соединен с вторьм входом блока формировани  адреса микрокоманд , второй выход блока обработки данных соединен с первым входом регистра , первый и второй выходы которого соединены соответственно с первьам выходом устройства и вторым входом блока обработки данных.

Кроме того, блок микропрограммного управлени  содержит блок пам ти микрокоманд, .регистр микрокоманд и дешифратор микрокоманд, причем первый вход блока пам ти микрокоманд соединен с входом блока, вь1ход блока пам ти микрокоманд соединен с первым входом регистра микрокоманд, первый, ,второй и третий выходы которого соединены соответственно с первые выходом блока, с вторым входом блока пам ти микрокоманд, с входом дешифратор микрокоманд, первый, второй, трбтий и четвертый выходы дешифратора микрокоманд  вл ютс  соответственно вторым, третьим, четвертым и п тым выходами блока.

На фиг. 1 представлена блок-схема устройства дл  восстановлени  процес сора после сбо , на . 2 - блок микропрограммного управлени  и синхронизатор .

Устройство содержит блок 1 микропрограммного управлени , блок 2 обработки данных, блок 3 формировани  адреса микрокоманд, блок 4 контрол , элемент И 5, синхронизатор 6, первый триггер 7, первый счетчик 8, второй счетчик 9, первый дешифратор 10, второй дешифратор 11, индикатор 12 отклонени  напр жени  питани , регистр 13, второй триггер 14 (фиг. 1) Первый выход блока 3 соединен с первым входом блока 1 микропрограммного управлени j первый и второй выходы которого соединены с первым и вторым входами блока 4 контрол , третий вхо которого соединен с первым выходом блока 2 обработки данных, а первый выход блока 4 соединен с гГервым входом блока 3. Первый вход элемента И 5 соединен с вторым выходом блдка 4 контрол .и с первым входом второго триггера 14, выход которого соединен со BTOixjM входом элемента И 5, выход которого соединен с первым входом первого триггера 7, выход которого соединен со входом синхронизатора 6. Четвертый выход блока 1 соеди нен с вторым входом второго триггера 14j а выход синхронизатора 6 соединен с первьм входом первого счетчика 8, выход которого соединен с первым входом первого дешифратора 10, выход которого соединен с вторым входом первого счетчика 8 и эторьм входом первого триггера 7. Второй вход первого дешифратора 10 соединен с выходом индикатора 12 отклонени  напр жени  питани , вход которого соединен с устройством питани  процессора , которое соединено с первым выходом регистра 13, осуществл ющего управление выходным напр жением пита ни  процессора, второй выход и вход регистра 13 соединены соответственно с вторым входом и вторым выходом бло ка 2 обработки данных, первый вход которого соединен с ретьим выходом блока 1 микропрограммного управлени  п тый выход которого соединен с первым входом второго счетчика 9, второй вход-которого соединен с вторым выходом блока 3, второй вход которого соединен с выходом второго дешифратора 11, вход которого соединен с выходом второго счетчика 9. Блок 1 микропрограммного управлени  вырабатывает управл ющие сигналы дл  всего устройства. Блок микропрограммного управлени  и синхронизатор ( фиг. 2) содержит блок 15 пам ти мик рокоманд, регистр 16 микрокоманд и дешифратор 17 микрокоманд, генератор 18, счетчик 19, дешифратор 20, элементу И 21-26 и триггер 27 запуска синхронизации. Выход генератора 18 соединен с входом элемента И 26 и счетчиком 19, выход которого соединен с дешифратором 20, первый выход которого соединен с первым входом элемента И 21, второй выход, соединен с первым входом элемента И 22, третий выходсоединен с первыми входами элементов И 23-25, вторые входы элементов И 21-23 соединены с выходом триггера 27 запуска синхронизаци первый вход которого соединен с выходом элемента И 24, второй вход которого соединен с выходом триггера 7 останова синхронизации и вторыми входами элементов И 25 и 26, выходы которых соединены соответственно с вторым входом триггера 27 запуска синхронизации .и выходом синхронизато ра, вход дешифратора 17 микрокоманд соединен с выходом регистра 16 микрокоманд , второй выход которого соединен с входом блока 15, выход Которого соединен с входом регистра 16, а второй вход соединен с блоком 3, первый, второй, третий и четвертый выходы дешифратора 17 соединены соот ветственно с блоком 4 контрол , блоком 2 обработки данных, вторым счетчиком 9 и вторым триггером 14 режима повторени , регистр 16 микрокоманд соединен с блоком 4 контрол . Выходы элементов И 21-23 соединены с всеми блоками и узлами устройства. Элементы И 21-23 вырабатывают синхросигналы СИ1, СИ2 . и СИЗ. Блок 3 формировани  адреса микрокоманд предназначен дл  выработки начального адреса входа микропрограм много прерывани , который использует с  дл  считывани  микрокоманды из па м тг микропрограмм 15 в регистр микрокоманд 16 (фиг. 2), и содержит регистр адреса, формироьатоль адреса и два элемента И. Блок 2 обработки данных предназначен дл  обработки информации под управлением блока 1. в состав блока 7 входит пам ть, в которой хранитс  обрабатываема  информаци  и промежуточные результаты, узел арифметическо-логических операций, который осуществл ет необходимые действи  по обработке информации. Блок 4 контрол  предназначен дл  контрол  правильности функционировани  блока 2 обработки данных ,с блока 1 и блока 6 и выработки суммарного сигнала ошибки. Блок 4 контрол  состоит из элементов сложени  по модулю два, элемента ИЛИ и регистра ошибок . Регистр 13 управлени  выходным напр жением питани  предназначен дл  управлени  выходным напр жением вторичных источников питани  процессоров . Выход регистра 13 соединён с устройством питани  процессора, другой выход соединен с блоком 2 обработки данных, а вход соединен с блоком 2 обработки данных. Регистр 13 доступен микропрограмме и состоит из адресной части - адреса вторичного источника питани  и управлени  режимом профконтрол , содержащего два бита: 00 напр жение вторичного источника питани  номинально . , 01 напр жение вторичного источника питани , отличаетс  на -5% от номинала, 10 - напр жение вторичного источника питани , отличаетс  на +5% от номинала . Первый триггер 7 останова синхронизации предназначен дл  управлени  режимом работы процессора (при установке триггера процессор переходит в состо ние Останов). Второй триггер 14 режима повторени  предназначен дл  фиксации обработки ошибки (т.е. индицирует нахождение в микропрограмме повторени ) и определ ет реакцию устройства на ошибку. Индикатор 12 отклонени  напр жени  ; питани  представл ет собой триггер, который устанавливаетс  в случае выхода напр жени  питани  процессора за определенные рамки (+5%) от номинала и сбрасываетс  в противном случае. Устройство работает следующим образом . Сбой, возникший в одном из блоков устройства, обнаруживаетс  блоком 4 контрол  и поступает на вход элемента И 5 и второго триггера 14 режима повторени , устанавлива  его, одновременно происходит установка и первого триггера 7 останова синхронизации , выход которого поступает в блок 6 на входы элементов И 24,25, 26. В конце выполнени  микрокоманды (по

последнему синхроимпульсу СИЗ) устанавливаетс  триггер 27 запуска синхронизации , блокиру  выдачу синхросигналов элементами И 21-23, тем самым процессор переводитс  в состо ние Останов. Сигнал с выхода триггера 7 поступает на вход элемента И 26, разреша  прохождение сигнала генератора 18 через элемент И 26 на 1ервый счетчик 8. После достижени  заданного значени  первого счетчика, при отсутствии установленного индикатора 12, первый дешифратор 10 вырабатывает сигнал, сбрасывающий первый счетчик 8 в исходное состо ние и первый триггер 7, тем самым разреша  сброс триггера 27 по сигналу из дешифратора 20. После сброса триггера 27 разреишетс  выдача синхроимпульсов элементами И 21-23, т.е. процессор переводитс  в состо ние Работа

Если индикатор 12 установлен,первый децифратор 10 вырабатыва1ет сигнал сброса первого счетчика 8 и первого триггера 7 при максимальном значении счетчика. Индикатор 12 устанавливаетс  в случае отклонени  напр жени  питани  от номинала по сигналам из устройства питани  процессора Поэтому максимальное значение первого счетчика 8 выбираетс  таким образом , чтобы врем  пересчета первого счетчика 8 до максимального значени  было больше, чем врем  флуктуации, напр жени  питани . Сигнал ошибки из блока 4 поступает на вход блока- Зр который вырабатывает запрос на микропрограммное прерывание, по которому в следующем цикле работы устройства блок 3 формирует адрес, передавае№лй в качестве следующего адреса микрокоманды в блок 15 пам ти микрокоманд в блок 1.

В ходе выполнени  микрот оограммы повторени  второй триггер 14 установлен , поэтому по следующим сигналам ошибки процессор не переводитс  в состо ние Останов. В конце микропрограммы повторени  производитс  сброс второго триггера 14.

Регистр 13 задает изменение напр жени  питани  дл  вторичных источников питани  процессора. Регистр 13 доступен микропрогрс1мме, поэтому, в случае безуспешного повторени  сбо , делаетс  еще р д повторений при различных значени х напр жений вторичл&к . источников питани .

В случае возникновени  посто нного сбо  (отказа) возможна потер  управлени  из-за аклиниванил микропрограммы повторени . Поэтому устройство содержит второй счетчик 9, на вход которого из блока 3 с выхода элемента подаетс  сигнал в случае запроса на микропрограммное прерывание на микропрограмму повторени . Счетчик 9 сбрасываетс  в исходное состо ние сигналом из блока 1 и из

дешифратора 17 микрокоманд в конце выполнени  каждой команды процессора Если за врем  выполнени  одной команды второй счетчик 9 достигнет заданного значени  (например 256) , второй дешифратор 11 вырабатывает сигнал,поступающий в блок 3, что вызывает, по следующему сигналу ошибки из блока 4, выработку на выходе блока 3 адреса микропрограммного прерывани ,отличного от адреса микропрограммы повторени .

Любой случайный сбой  вл етс  следствием изменени  параметров вычислительной системы. Примерами таки параметров  влиютср температура,напр жение питани , врем  нарастани  сигнала, врем  задержки на элементах контактные  влени  и т.д. Параметры .измен ютс  не мгновенно, а в течение некоторого промежутка времени, которое как правило, больше, чем рабочий цикл вычислительной системы. Следовательно , немедленна  обработка сбо , (как в известном устройстве) может привести к р ду ошибок, которые сделают восстановление вычислительного процесса невозможным. В предлагаемом устройстве по сигналу ошибки процессор переводитс  в состо ние Останов , которое максимально устойчиво к причине сбо , и лишь спуст  промежуток времени, определ емых устройством , начинаетс  обработка сбо . Тем самым устройство обеспечивает эффективное восстановление вычислительного процесса. После первого неудачного повторени  устройство делает р д повторений: при различных значени х напр жени  питани , что позвол ет повторить сбои, св занные со старением микросхем. Предлагаемое устройство переводит процессор в состо ние Останов по первой ошибке, и если в ходе обработки ошибки она по вл етс  снова, процессор в состо ние Останов не переводитс , что не увеличивает врем  обработки данной ситуации процессором.

При возникновении посто нного сбо  (отказа) предлагаемое устройство обеспечивает сохранность управлени , так.как происходит передача управлени  микропрограмме обработки данной ситуаций. В известном устройстве произойдет зацикливание на микропрограмму повторени ,т.е.потер  управлени  вычислительным процессором. Таким образом, можно сделать заключение, что предлагаемое изобретениезначительно увеличивает надежность процессора.

Claims (3)

1. Формула изобретени 

   Устройство дл  восстановлени  процессора после сбо , содержащее блок микропрограммного управлени , синхрониэатор , блок обработки данных, блок контрол  и блок формировани  адреса микрокомч1нд, причем первый, второй и третий выходы блока микропрограммного управлени  соединены соответственно с первым и вторым входом блока контрол  и с перьым входом блока обработки данных, выход котот рого соединен с третьим входом блока контрол , первый выход олока контрол  соединен с первьм входом блока, формировани  адреса микрокоманд,первый выход которого сэединен с первьм входом блока микропрог раммного управлени , отличающеес  тем, что, с целью повышени  надежности и расширени  функциональных возможностей за счет обеспечени  процесса восстановлени  с различньш напр жением питани , в устройство введены перзый и второй счетчики, первый и второй деашфраторы, первый и второй триггеры, элемент И, регистр, индикатор откпонени  напр жени  литани , причем выход элемента И соединен с первым входом первого триггера, выход которого соединен с входом . -. синхронизатора, четвертый и п тый выходы блока микропрограммного управлени  соединены соответственно с первым входом второго триггера и с первым входом второго счетчикаi второй выход блока контрол  соединен с первым входом эпемета. И и с вторым входом второго триггера, выход которого соединен с вторым входом элемента И, выход синхронизатора соединен с. первьм входом первого счетчика, Eftiход которого соединен с первым входом первого дешифратора, выход крто рого соединен с вторыми входами первого счетчика и первого.триггера,первый вход устройства соединен с входрм индикатора отклонени  напр жени  питани , выход которого соединен с вторым входом первого дешифратора.

   второй выход блока формировани  адреса микрокоманд соединен с вторым.входом второго счетчика, выход которого соединен с входом второго дешифратора , выход второго дешифратора .. соединен с вторым входом блока формировани  адреса микрокоманд, второй выход блока обработки данных соединен с первым входом регистра,первый и второй выходы которого соединены соответственно с первым выходом уст0 роГ;ства и вторым входом блока обработки данных.
2. 2. Устройство по П.1, о т л.и чающеес  тем, что блок микропрограммного управлени  содержит

   5 блок пам ти микрокоманд , регистр микрокоманд и дешифратор микрокоманд , причем первый вход блока пам ти микрокоманд соединен с входом блока , выход блока пам ти микрокоманд

   0 соедцнен с первым входом регистра дшкрокоманд, первый, второй и третий выходы KOTOpbrq соединены соответственно с первьм выходом блока ,с вторым входом олока-пам ти микрокоманд, с входом дешифратора микрокстанд,пер5 вый, второй , третий и четвертый вы- ход дешифратора микрокоманд  вл ютс  соответственно вторым, третьнм, чет-вертым и п тым выходами блока.

   0

   Источники информации, прин тые во внимание при экспертизе

   1.Нкртум н И.Б..и др. Средства восстановлени  ЭВМ ЕС-1045. - Вопч роры радиоэлектроники, сер. ЭВТ,

   5 1978; вып. 10.

   2.Запольский А.П. и др К повышению н адежности вычислительных процессов в ЭВМ ЕС-1035. - Всшросы радиоэлектроники, сер. ЭВТ, 1977,

   0 вып. 11.
3. 3.Патент СЗйА 3533065, кл. 340-172.5, опублик. 06.10.70 (прЬтотип).

   11

   I

   0

   fS

   -

   4

   Hagcf

   у л/ и

   $ЛО1Ш

   a/

   Фиг2