SU849301A1

SU849301A1 - Storage

Info

Publication number: SU849301A1
Application number: SU792833177A
Authority: SU
Inventors: Игорь Владимирович Бурковский; Леонид Олегович Беспалов
Original assignee: Предприятие П/Я Г-4152
Priority date: 1979-10-25
Filing date: 1979-10-25
Publication date: 1981-07-23

Description

1one

Изобретение относитс к запоми- наюИдш устройствам.This invention relates to storage devices.

Известно запоминающее устройство , которое содержит накопитель, записи, блок- с-читьшани , злементыИ , блок управлени и элемент -ИЛИ.13.A memory device is known which contains a drive, records, memory blocks, memory elements, a control unit and an OR element.

Недостатком этого устройства вл етс низка надежность.A disadvantage of this device is low reliability.

Наиболее близким по технической сущности к предлагаемому вл етс устройство, содержащее входные информационные шины, соединенные через блок записи, содержащий ключевые схемы, с накопителем информации, выходы которого через блок, считывани , содержапшй коммутационные схемы, подключены к выходным информационным шинам, входные адресные шины, управл ющие шины Запись и Считывание, подключенные к блоку синхронизации, состо щему из двух блоков, т.е. блока управлени , содержащего формирова; тели стробов адреса, записи и считывани и блока стробировани входных синхроимпульсов,содержащего триггер, элемент И и счетчик, входы которого подключены к шинам Такт и Обращение одни выходы - к блокам записи и считьюани , а другой выход - к пер вому входу триггера, второй вход которого соединен с шиной Обращение, а выход - с первым входом элемента И. второй вход которого св зан с The closest in technical essence to the present invention is a device comprising input information buses connected via a recording unit containing key circuits, to an information storage device, whose outputs through the reading unit containing switching circuits are connected to output information buses, input address buses, control write and read buses connected to a two-block synchronization unit, i.e. a control unit containing molds; The gates of the address, write and read gates and the gating unit of the input clock pulses, containing the trigger, the And element and the counter, the inputs of which are connected to the Tact and Circuit buses, one outputs to the recording and writing units, and another output to the first input of the trigger, the second input which is connected to the circulation bus, and the output is connected to the first input of element I. The second input of which is connected to

10 шиной Такт, а выход - со входом блока управлени 2 .10 bus Tact, and the output - with the input of the control unit 2.

Недостатком известного устройства вл етс низка надежность, обусловленна отсутствием блокировки .сигналов синхронизации в интервалах, между моментами поступлени рабочих сигналов,A disadvantage of the known device is the low reliability due to the absence of blocking of the synchronization signals in the intervals between the arrival of working signals,

Цель изобретени - повьш1ение надежности ycтpoйcfвa.The purpose of the invention is to increase the reliability of the device.

Поставленна цель достигаетс тем, что в запоминающее устройство, содержащее накопители, регистр адреса, формирователи адресных и разр дныхThe goal is achieved by the fact that in a memory device containing drives, an address register, address and bit drivers

токов, регистр записи, регистр считывани , дешифраторы, усилители, группу элементов И, регистр адреса микрокоманд , формирователи управл ющих сигналов , первые счетчик, триггер и элемент И, причем выходы регистра адреса подключены к одним из входов первого дешифратора, выходы которого соединен со входами формирователей адресных токов, выходы которых подключены к адресным входам первого накопител , выходы регистра записи соединены с одними из входов формирователей разр дных токов, выходы которых подключены к информационным входам первого накопител , выходы которого соединены с одними из входов усилителей, выходы которых подключены к одним из входов регистра считывани , первые входы элементов И группы подключены к управл ющим входам устройства, а выходы ,ко входам регистра адреса микрокоманд ,- выход которого соединен с первым входом второго дешифратора, входы и выходы второго накопител подключены соответственно к выходам второго дешифратора и ко входам формирователей управл ющих сигналов, выходы которых соединены соответственно с одними из входов регистра адреса и регистра записи, другими входами формирователей разр дных токов , первого дешифратора, усилителей и регистра считьшани , со вторым входом второго дешифратора и со вторыми входами элементов И группы, третий вход второго дешифратора подключен к выходу первого элемента И, первый вход которого соединен со входом синхронизации устройства, а второй вход - с первым выходом первого триггера , первый вход которого подключен к первому входу первого счетчика, другие входы регистра адреса и регистра записи вл ютс соответственно адресными и информационными входами устройства, введены генератор сигналов , второй и третий элементы И, коммутаторы , второй счетчик, второй триггер и блок местного управлени , причем первый выход генератора сигналов соединен с первым входом второго элемента И, второй вход которого подключен ко второму выходу первого триггера , а выход - ко второму входу первого счетчика, входы первого коммутатора соединены с выходами первого счетчика, одни из выходов - с однимиcurrents, write register, read register, decoders, amplifiers, AND group, microinstructor address register, control signal drivers, first counter, trigger and AND element, with the outputs of the address register connected to one of the inputs of the first decoder whose outputs are connected to the inputs address current driver, the outputs of which are connected to the address inputs of the first accumulator, the write register outputs are connected to one of the inputs of the discharge current drivers, the outputs of which are connected to the information inputs of the first drive, the outputs of which are connected to one of the inputs of the amplifiers, the outputs of which are connected to one of the read register inputs, the first inputs of elements AND of the group are connected to the control inputs of the device, and the outputs to the inputs of the microinstruction address register, the output of which is connected to the first input the second decoder, the inputs and outputs of the second storage device are connected respectively to the outputs of the second decoder and to the inputs of control signal drivers, the outputs of which are connected respectively to one of the inputs of the address a and the write register, the other inputs of the formers of the discharge currents, the first decoder, amplifiers and the register of the shanit, with the second input of the second decoder and with the second inputs of the AND elements of the group, the third input of the second decoder connected to the output of the first And element, the first input of which is connected to the input device synchronization, and the second input is with the first output of the first trigger, the first input of which is connected to the first input of the first counter, the other inputs of the address register and the recording register are respectively address and information inputs of the device, a signal generator, a second and a third AND elements, switches, a second counter, a second trigger and a local control unit are entered, the first output of the signal generator is connected to the first input of the second And element, the second input of which is connected to the second output of the first trigger, and output - to the second input of the first counter, the inputs of the first switch are connected to the outputs of the first counter, one of the outputs - with one

из входов второго коммутатора, выходами блока местного управлени и третьими входами элементов И группы, другой выход первого коммутатора подключен к первому входу первого триггера , второй выход генератора сигналов соединен с первым входом третьего элемента И, второй вход которого под-, ключен к выходу второго триггера, аfrom the inputs of the second switch, the outputs of the local control unit and the third inputs of the AND elements of the group, another output of the first switch is connected to the first input of the first trigger, the second output of the signal generator is connected to the first input of the third And element, the second input of which is connected to the output of the second trigger , but

выход - к первому входу второго счетчика , выходы которого соединены с другими входами второго коммутатора, выход которого подключен ко второму входу второго счетчика, второму входу первого триггера и первому входу второго триггера, второй вход которого соединен с выходом первого элемента И.output - to the first input of the second counter, the outputs of which are connected to other inputs of the second switch, the output of which is connected to the second input of the second counter, the second input of the first trigger and the first input of the second trigger, the second input of which is connected to the output of the first element I.

На чертеже изображена функциональна схема предлагаемого устройства.The drawing shows a functional diagram of the proposed device.

Устройство содержит регистр 1 адреса со входами 2 и 3, первый дешифратор 4, формирователи 5 адресных токов , регистр 6 записи со входами 7 и 8, формирователи 9 разр дных токов,The device contains a register of 1 address with inputs 2 and 3, a first decoder 4, shapers 5 address currents, register 6 records with inputs 7 and 8, shapers 9 discharge currents,

первый 10 и второй 11 накопители, усилители 12, регистр 13 считьшани с выходами 14, группу элементов И 15 с первыми 16, вторыми 17 и третьими 18 входами , регистр 19 адреса микрокоманд , второй дешифратор 20, формирователи 21 управл ющих сигналов, блокthe first 10 and second 11 drives, amplifiers 12, register 13 connect to outputs 14, a group of elements 15 with the first 16, second 17 and third 18 inputs, register 19 of microinstruction addresses, second decoder 20, control signal drivers 21, block

22местного управлени , генератор22 local control generator

23сигналов, первый счетчик 24, первый коммутатор 25, первый триггер23 signals, first counter 24, first switch 25, first trigger

26, первый 27, второй 28 и третий 29 элементы И, второй коммутатор 30, второй счетчик 31, второй триггер 32 и вход33 синхронизации.26, the first 27, the second 28 and the third 29 And elements, the second switch 30, the second counter 31, the second trigger 32 and the synchronization input 33.

Входы 3 регистра 1 адреса и входыInputs 3 registers 1 addresses and inputs

8 регистра 6 записи вл ютс соответственно адресными и информационными входами устройства.The 8 registers of the 6 records are respectively the address and information inputs of the device.

Выходы регистра 1 адреса подключены к одним из входов первого дешифратора 4, выходы которого соединены |СО входами формирователей 5 адресных токов, выходы которых подключены к . адресным входам первого накопител 10, Выходы регистра 6 записи соединены сThe outputs of the register 1 address are connected to one of the inputs of the first decoder 4, the outputs of which are connected with the CO inputs of the drivers 5 address currents, the outputs of which are connected to. address inputs of the first drive 10, the outputs of the register 6 entries are connected to

Claims

1. USSR Author's Certificate No. 488255, cl. G 11 C 09/00, 1975.

2. USSR author's certificate number 432599, cl. G 11 C And / 00, l972 (prototype).