Claims (3)
Наиболее близким по технической сущности к предлагаемому вл етс буферное запоминающее устройстве, в состав которого вход т блок управлени , генератор импульсов, входной регистр, две группы элементов И, группа элементов ИЛИ, матрица оперативной пам ти, выходной регистр, счетчики адресов записи и считывани и дешифратор адреса. Генератор импульсов непрерывно вырабатывает последовательность импульсов записи и считывани , сдвинутые на полпериода. Oneраци записи и считывани осуществл етс синхронно по сигналам ЗАПИСЬ и СЧИТЫВАНИЕ, поступающим от источника и приемника сообщений соответственно , при этом при поступлении указанных сигналов в блоке управлени формируютс стробирующие сигналы, синхронные импульсам записи и считывани . При поступлении одного из стробирующих сигналов код с выхода соответствующего счетчика поступает на дешифратор адреса, выходы которого соединены с адресными входами матрицы оперативной пам ти. При возбуждении соответствующих адресных шин матрицы обеспечиваетс обращение к матрице по выбранному адресу. Одновременно из стробирующих импульсов формируютс стробы записи и считывани и тактовые импульсы счетчиков Недостатком данного устройства вл етс то, что как скорость записи, так и скорость считывани в два раза ниже максимально возможной л выбран ного типа оперативной пам ти, что зна чительно увеличивает врем ввода и вывода из буферного запоминающего уст ройства при асинхронном режиме записи и считывани , а, следовательно и времени обработки. Цель изобретени - повышение быстродействи буферного запоминающего устройства. Поставленна цель достигаетс тем что буферное запоминающее устройство содержащее накопитель, информационные входы которого подключены к выходам элементов И первой группы, а i выходы накопител подключены к одним входам элементов И второй группы, вы ходы которых подключены к входам выходного регистра, одни входы элементов И первой группы подключены к выхо дам входного регистра, группу элемен тов ИЛИ, выходы которых подключены к адресным входам накопител , одни вхо ды элементов ИЛИ группы подключены к выходам элементов И третьей группы, одни входы которых подключены к информационным выходам счетчика адресов записи, другие входы элементов ИЛИ группы подключены к выходам элементов И четвертой группы, одни входы которых подключены к информационным выходам счетчика адресов считы вани , блок управлени , выход которо го подключен к первому управл ющему входу накопител , генератор импульсо содержит триггеры, элементы задержки И.элементы И, первые входы первого и второго элементов И подключены к выходу генератора импульсов, вторые входы первого и второго элементов И подключены к соответствующим выходам первого триггера, первый вход которого подключен к выходу генератора импульсов, а второй и третий входы соответственно к выходам третьего и четвертого элементов И, первые входы которых подключены к первым выходам Соответственно второго и третьего триггеров, первые входы -которых вл ютс соответствующими управл ющими входами устройства, вторые входы третьего и четвертого элементов И подключены к вторым выходам соответ ственно второго и третьего триггеров, первые входы п того и шестого элементов И подключены к выходу блока управлени , первый вход которого подключен к первому выходу четвертого триггера, к первому входу седьмого элемента И и к второму управл ющему входу накопител второй вход блока управлени подключен к первому выходу п того триггера, к первому входу восьмого элемента И и к третьему управл ющему входу накопител , второй выхдд четвер того триггера подключен к второму вхо ду шестого элемента И, к другим входам элементов И первой и третьей группы и к счетному входу счетчика ад реса записи, второй выход п того триггера подключен к второму входу п того элемента И, к другим входам элементов И второй и четвертой групп и к счетному входу счетчику адреса считывани , выход шестого элемента И подключен к входу первого элемента задержки , выход которого подключен к второму входу второго триггера и к первому входу четвертого триггера, выход п того элемента И подключен к входу второго элемента задержки, выход которого, подключен к второму входу третьего триггера и к первому входу п того триггера, вторые входы седьмого и восьмого элементов И подключены к выходам соответственно первого и второго элементов И, третьи входы седьмого и восьмого элементов И подключены к первым выходам соответствен но третьего и второго триггеров, а вь1ходы седьмого и восьмого элементов И подключены к вторым входам соответственно п того и четвертого триггеров На чертеже приведена структурна схема устройства. В состав устройства вход т вход ной регистр 1, триггеры 2-6 элементы И У-, генератор 15 импуг.ьсов, группа элементов ИЛИ 16, элементы за держки 17 и 18, накопитель 19, выход ной регистр 20, счетчик 21 адресов записи, счетчик 22 адресов считывани , группа элементов И 23-26 и блок 27 управлени . Устройство работает следующим образом . При подаче на первый вход триггер 3 сигнала ЗАПИСЬ {или импульса сопро вождени входной информации) триг- гер 3 устанавливаетс в состо ние 1. Если сигнал ЧТЕНИЕ (импульс зап /роса информации) на входе триггера k отсутствует, то триггер l находитс в состо нии О, и на выходе элемента И 10 формируетс импульс, который устанавливает триггер 2 в состо ние 1 и на вход элемента И 8 поступает разрешающий сигнал с выхода 1 триггера 2. Первый импульс с выхода генератора 15 импульсов про--ходит через элемент И 8, через элемент И 1 и устанавливает триггер 5 б состо нии 1. Сигналом с выхода 1 триггер 5 открывает элементы И групп 23 и 25, и входна информаци с выхода входного регистра t через элементы И группы 23 проходит на информационные входы накопител , сигнал с выхода О триггера 5 поступает на. вход накопител 19 (сигнал разрешени записи) и на вход блока 27 управлени , в котором сформируетс импульс обращени к накопителю, по которому производитс запись информации в накопитель по адресу, который с выхода счетчика 21 адресов записи проходит через элементы И 25 и элементы ИШ 16 на адресные входы накопи тел 19. Одновременно импульс обращени пройдет через элемент И 13, эле мент 17 задержки и устанавливает триг геры 3 и 5 в состо ние.О. По заднему фронту импульса, сформированного на выходе 1 триггера 5, к показани м счетчика 21 прибавитс 1 и установитс адрес по которому должно записыватьс очередное слово. При подаче сигнала ЧТЕНИЕ триггер устанавливаетс в 1, на выходе элемента И 11 формируетс импульс, который устанавливает триггер 2 в сое то ние О, первый импульс с выхода генератора 15 импульсов проходит че-. рез элементы И 7 и 12 и устанавливает триггер 6 в состо ние , при этокГ разрешающий сигнал с 1 выхода триггера 6 поступает на входы элементов И 2Ц и 26. Сигнал с О выхода триггера 6 поступает на вход накопител (сигнал разрешени ЧТЕНИЯ) и на вход блока 27 управлени . Импульсы обращени с выхода блока управлени поступают на вход накопител , в котором происходит чтение информации по адресу, который с выхода счетчика 22 .проходит через элементы И 26 и элементы ИМ 16 на адресные шины накопител . Счи-г тайна информаци проходит через элементы И 24 и записываетс в выходной регистр 20; Импульс обращени проходит через элемент И 9, элемент 18 задержки и . L устанавливает триггеры и 6 в О. Если во врем чтени пришел сигнал ЗАПИСЬ, то триггер 5 не установитс в 1, так как элемент И 1А закрыт сигналом с выхода О триггера 6. Аналогично во врем записи сигналом с вы- хода О триггера 5 закрыт элемент И 12. При поочередной подаче сигналов ЗАПИСЬ, ЧТЕНИЕ триггер 2 работает в счетном режиме и имульсы с выхода элементов И 7 и 8 поочередно постугюют на входы элементов И 12 и 14. Введение элементов позвол ет повысить быстродействие при асинхронном обращении к накопителю, что особенно важно при обработке в реальном времени , а также при вводе информации с НМЛ в ЭВМ. Формула изобретени Буферное запоминающее устройство, одержащее накопитель, информационные ходы котЪрого подключены к выходам лементов И первой группы, а выходы акопител подключены к одним входам лементов И второй группы, выходы ко- орых подключены к входам выходного . егистра, одни входы элементов И перой группы подключены к выходам входого регистра, группу элементов ИЛИ ыходы которых подключены к адресным ходам накопител , одни входы элеменов ИЛИ группы подключены к выходам. лементов И третьей группы, одни вхоы которых подключены к информационым выходам счетчика адресов аписи, другие входы элементов ЛИ группы подключены к выхо- дам элементов И четвертой группы, одни входы которых подключены к информационным выходам счетчика адре сов считывани , блок управлени , вы ход которого подключен к первому управл ющему входу накопител , генератор импульсов, отличающеес тем, что, с целью повышени . быстродействи устройства, оно содержит триггеры, элементы задержки и элементы И, первые входы первого и v второго элементов И подключены к выхо ду генератора импульсов, вторые входы первого и второго элементов И подключены к соответствующим выходам первого триггера, первый вход которого под ключен к выходу генератора импульсов , а второй и третий входы соответственно к выходам третьего и четвертого элементов И первые входы которых подключены к первым выходам соответственно второго и третьего триггеров, первые входы которых вл ютс соответ ствующими управл ющими входами устрой ства, вторые входы третьего и четвертого элемента И подключены к вторым выходам соответственно второго и третьего триггеров, первые входы п того и шестого элементов И подключены к выходу блока управлени , первый вход которого подключен к первому выходу четвертого триггера, к первому входу седьмого элемента И и к второму управл ющему входу накопител , второй вход блока управлени подключен K первому выходу п того триггера, к пер вому входу восьмого элемента И и к третьему управл ющему накопител , второй выход четвертого триггера подключен к второму входу шестого элемента И, к другим входам элементов И первой и третьей группы и к счетному входу счетчика адреса записи , второй выход п того триггера подключен к второму входу п того элемента И, к другим входам элементов И второй и четвертой групп и к счетному входу счетчика адреса считывани , выход шестого элемента И подключен к входу первого элемента задержки, выход которого подключен к второму входу второго триггера и к первому входу четвертого триггера, выход п того элемента И подключен к входу второго элемента задержки,выход которого подключен к второму входу третьего триггера и к первому входу п того триггера , вторые входы седьмого и восьмого элементов И подключены к выходам соответственно первого и второго элементов И, третьи входы седьмого и восьмого элементов И подключены к пер вым выходам соответственно третьего и второго триггеров, а выходы седьмого и восьмого элементов И подключены к вторым входам соответственно п того и четвертого триггеров. Источники информации, прин тые во внимание при экспертизе 1.Патент ФРГ N , . кл..С 11 В 5/02, опублик. 1971. The closest in technical essence to the present invention is a buffer memory device, which includes a control unit, a pulse generator, an input register, two groups of AND elements, a group of OR elements, a RAM memory matrix, an output register, write and read address counters and address decoder. The pulse generator continuously generates a sequence of write and read pulses shifted by half a period. The recording and reading steps are performed synchronously by the RECORDING and READING signals from the source and receiver of messages, respectively, and when these signals arrive, the strobe signals are generated in the control unit, synchronous to the write and read pulses. When one of the strobe signals arrives, the code from the output of the corresponding counter enters the address decoder, the outputs of which are connected to the address inputs of the RAM memory. When the corresponding address buses of the matrix are excited, the matrix is addressed to the selected address. At the same time, write gates and read gates and counter clock pulses are formed from gating pulses. The disadvantage of this device is that both the write speed and the read speed are two times lower than the maximum possible l of the selected type of RAM, which significantly increases the input time and output from the buffer memory device in asynchronous write and read mode, and, consequently, the processing time. The purpose of the invention is to increase the speed of the buffer storage device. The goal is achieved by the fact that the buffer memory device contains a drive, informational inputs of which are connected to the outputs of elements AND of the first group, and i outputs of the accumulator are connected to one input of elements AND of the second group, outputs of which are connected to the inputs of the output register, one input of elements AND of the first group connected to the outputs of the input register, a group of elements OR, the outputs of which are connected to the address inputs of the accumulator, one input of the elements OR of the group are connected to the outputs of the elements AND the third group Some of the inputs are connected to the information outputs of the write address counter, other inputs of the elements OR groups are connected to the outputs of the elements AND of the fourth group, some of the inputs of which are connected to the information outputs of the read address counter, the control unit whose output is connected to the first control input of the accumulator , the pulse generator contains triggers, delay elements I. And elements, the first inputs of the first and second elements And are connected to the output of the pulse generator, the second inputs of the first and second elements And under Connected to the corresponding outputs of the first trigger, the first input of which is connected to the output of the pulse generator, and the second and third inputs respectively to the outputs of the third and fourth elements AND, the first inputs of which are connected to the first outputs of the second and third triggers, respectively, the first inputs of which are corresponding the control inputs of the device, the second inputs of the third and fourth elements I are connected to the second outputs of the second and third triggers respectively, the first inputs of the fifth and sixth elements And n connected to the output of the control unit, the first input of which is connected to the first output of the fourth trigger, to the first input of the seventh element I and to the second control input of the accumulator, the second input of the control unit connected to the first output of the fifth trigger, and to the third the control input of the accumulator, the second output of the fourth trigger is connected to the second input of the sixth And element, to the other inputs of the AND elements of the first and third groups and to the counting input of the write address counter, the second output of the fifth trigger Connected to the second input of the 5th And element, to the other inputs of the And elements of the second and fourth groups and to the counting input of the read address counter, the output of the sixth And element connected to the input of the first delay element, the output of which is connected to the second input of the second trigger and to the first input of the fourth trigger, the output of the fifth element And is connected to the input of the second delay element, the output of which is connected to the second input of the third trigger and to the first input of the fifth trigger, the second inputs of the seventh and eighth elements And are connected to the output m respective first and second AND gates, the third inputs of the seventh and eighth AND gates connected to the first outputs of respectively the third and second flip-flops, and v1hody seventh and eighth AND gates are connected to second inputs, respectively the fifth and fourth flip-flops The drawing shows a block diagram of the device. The device includes an input register 1, triggers 2-6 elements AND Y-, generator 15 imps, a group of elements OR 16, elements of a delay 17 and 18, a memory 19, an output register 20, a counter 21 of write addresses, read address counter 22, AND 23-26 group of elements, and control block 27. The device works as follows. When a trigger 3 signal is written to the first input {or impulse of input information) trigger 3 is set to state 1. If the signal READ (information start / dew pulse) at the input of trigger k is absent, the trigger l is in state Oh, and a pulse is formed at the output of element 10, which sets trigger 2 to state 1, and an enable signal from output 1 of trigger 2 arrives at the input of element 8. The first pulse from the output of the generator 15 pulses passes through element 8; through the element And 1 and sets the trigger 5 b standing 1. The signal output from the trigger 1 5 opens the AND groups 23 and 25, and input information output from the input register t of the elements and the group 23 passes to data inputs of the accumulator, the signal output from the flip-flop O 5 arrives at. the input of the accumulator 19 (write enable signal) and to the input of the control unit 27, in which a pulse of appeal to the accumulator is formed, which is used to record information into the accumulator at the address that passes from the output of the counter 21 of the write address through elements 25 and elements IS 16 the address inputs of the accumulator 19. At the same time, the inversion pulse passes through the element E 13, the delay element 17, and sets the triggers 3 and 5 to the state. On the trailing edge of the pulse generated at the output 1 of the trigger 5, the counter 1 will add 1 and the address will be set at which the next word should be written. When the READING signal is triggered, the trigger is set to 1, a pulse is generated at the output of the element 11 and sets the trigger 2 to O, the first pulse from the output of the generator 15 pulses passes through. cut elements And 7 and 12 and sets the trigger 6 to the state, with this GG the enable signal from 1 trigger output 6 enters the inputs of the elements 2C and 26. The signal from O of the trigger output 6 enters the drive input (read enable signal) and control block 27. The impulses of circulation from the output of the control unit are fed to the input of the accumulator, in which information is read at the address which, from the output of the counter 22, passes through the AND 26 elements and the IM 16 elements to the address buses of the accumulator. The information secret passes through the elements of AND 24 and is written to the output register 20; The inversion pulse passes through AND 9, delay 18, and. L sets the triggers and 6 to O. If the RECORD signal arrives at the time of reading, the trigger 5 will not be set to 1, since AND 1A is closed by the signal from the output O of the trigger 6. Similarly, during recording by the signal from the output O, the trigger 5 is closed element And 12. With alternate signaling RECORDING, READING trigger 2 operates in the counting mode and pulses from the output of elements And 7 and 8 alternately trigger the inputs of elements And 12 and 14. The introduction of elements improves the speed during asynchronous access to the drive, which is especially important when processing in real m of time, as well as when entering information from the NML in the computer. Claims of the invention Buffer storage device with an accumulator, informational passages of which are connected to the outputs of the AND elements of the first group, and the outputs of the accumulator are connected to the same inputs of the elements of the second group, the outputs of which are connected to the output of the output. The register, the same inputs of the elements And the first group are connected to the outputs of the input register, the group of elements OR the outputs of which are connected to the address moves of the accumulator, one inputs of the elements OR of the group are connected to the outputs. Elements of the third group, one inputs of which are connected to the information outputs of the counter of the address record, other inputs of the elements of the LI group are connected to the outputs of elements AND of the fourth group, one inputs of which are connected to the information outputs of the counter of reading addresses, the control unit whose output is connected to the first drive control input, a pulse generator, characterized in that, for the purpose of boosting. device speed, it contains triggers, delay elements and elements And, the first inputs of the first and v second elements And connected to the output of the pulse generator, the second inputs of the first and second elements And connected to the corresponding outputs of the first trigger, the first input of which is connected to the output of the generator pulses, and the second and third inputs, respectively, to the outputs of the third and fourth elements, and the first inputs of which are connected to the first outputs of the second and third triggers, respectively, the first inputs of which are the corresponding control inputs of the device, the second inputs of the third and fourth element I are connected to the second outputs of the second and third triggers respectively, the first inputs of the fifth and sixth elements I are connected to the output of the control unit, the first input of which is connected to the first output of the fourth trigger, the first input of the seventh element And to the second control input of the accumulator, the second input of the control unit is connected to the first output of the fifth trigger, to the first input of the eighth element And and to the third control Pitel, the second output of the fourth trigger is connected to the second input of the sixth And element, to other inputs of the first and third group elements and to the counting input of the write address counter, the second output of the fifth trigger is connected to the second input of the fifth And element, to other inputs of the And elements the second and fourth groups and to the counting input of the read address counter, the output of the sixth element I is connected to the input of the first delay element, the output of which is connected to the second input of the second trigger and to the first input of the fourth trigger, the output of the second element The input And is connected to the input of the second delay element, the output of which is connected to the second input of the third trigger and to the first input of the fifth trigger, the second inputs of the seventh and eighth And elements are connected to the outputs of the first and second And elements, the third inputs of the seventh and eighth And elements are connected to the first outputs of the third and second triggers, respectively, and the outputs of the seventh and eighth elements AND are connected to the second inputs of the fifth and fourth triggers, respectively. Sources of information taken into account in the examination 1.Patent of Germany N,. CL .. C 11 In 5/02, published. 1971.
2.Авторское свидетельство СССР ff 378832, кл. G Об F З/О, 1970. 2. USSR author's certificate ff 378832, cl. G About F S / O, 1970.
3. Авторское свидетельство СССР №51515, кл. СПС 9/00, 1975 (прототип).3. USSR author's certificate №51515, cl. ATP 9/00, 1975 (prototype).