SU1539788A2 - Device for interfacing two buses - Google Patents
Device for interfacing two buses Download PDFInfo
- Publication number
- SU1539788A2 SU1539788A2 SU884419147A SU4419147A SU1539788A2 SU 1539788 A2 SU1539788 A2 SU 1539788A2 SU 884419147 A SU884419147 A SU 884419147A SU 4419147 A SU4419147 A SU 4419147A SU 1539788 A2 SU1539788 A2 SU 1539788A2
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- trigger
- output
- inputs
- input
- block
- Prior art date
Links
Landscapes
- Bus Control (AREA)
Abstract
Изобретение относитс к вычислительной технике, может быть использовано в многоканальных (многопроцессорных) системах дл получени доступа к общему раздел емому ресурсу и вл етс усовершенствованием известного устройства по авт.св.N1283781. Целью изобретени вл етс повышение достоверности работы устройства. Цель достигаетс тем, что в устройство по авт.св.N1283781 введены элемент ИЛИ, третий триггер и элемент И-ИЛИ, которые формируют сигналы разрешени на предоставление доступа к совмещенному ресурсу и обеспечивают подачу управл ющих сигналов "Запись", "Чтение" от выбранной магистрали на вход блока пам ти только после установлени корректных значений адреса и данных. 2 ил.The invention relates to computing, can be used in multichannel (multiprocessor) systems to gain access to a common shared resource, and is an improvement on the known device according to the author N1283781. The aim of the invention is to increase the reliability of the device. The goal is achieved by inserting the element OR, the third trigger and the AND-OR element into the device according to auth. N1283781, which form the permission signals to provide access to the shared resource and provide the "Record" and "Read" control signals from the selected lines to the input of the memory block only after setting the correct values of the address and data. 2 Il.
Description
Изобретение относитс к вычислительной технике и может быть использовано в многоканальных (многопроцессорных) вычислительных системах при формировании временных диаграмм переключени и управлени устройствами в каналах. The invention relates to computing and can be used in multichannel (multiprocessor) computing systems in forming timing diagrams of switching and controlling devices in channels.
Целью изобретени вл етс повышение достоверности работы устройства.The aim of the invention is to increase the reliability of the device.
На фиг. 1 приведена блок-схема предлагаемого устрфйства; на фиг. 2 - временные диаграммы его работы.FIG. 1 shows the block diagram of the proposed facility; in fig. 2 - time diagrams of his work.
Устройство содержит (фиг. 1) блок 1 пам ти, коммутаторы 2 и 3 магистралей , регистры 4 и 5 адреса, блок 6 коммутаторов, состо щий из дешифраторов 7 и 8 зоны, генератора 9 импульсов , триггеров 10 и 11, элементов И 12 и 13 первой и второй групп, первого 14, третьего 15, п того 16, второго 17, четвертого 18 и шестого 19 элементов И и элемента НЕ 20, шины 21, 22 и 23, 24 чтени и записи первой и второй магистралей, информационно-адресные шины 25 и 26, шины 27 и 28 управлени обменом и шины 29 и 30 синхронизации ответа первой и второй магистралей , элемент ИЛИ 31, элемент И-ИЛИ 32 и триггер 33.The device contains (Fig. 1) block 1 of memory, switches 2 and 3 of the trunks, registers 4 and 5 addresses, block 6 of switches consisting of zone decoders 7 and 8, generator 9 of pulses, triggers 10 and 11, elements 12 and 13 of the first and second groups, the first 14, third 15, p 16, second 17, fourth 18 and sixth 19 And elements and NOT 20 element, tires 21, 22 and 23, 24 reading and writing the first and second highways, information and address tires 25 and 26, buses 27 and 28 of exchange control, and buses 29 and 30 of the response of the first and second highways, element OR 31, element AND-OR 32, and trig ger 33.
Устройство работает следующим образом .The device works as follows.
В регистры- 4 и 5 по фронтам импульсов Обмен на шинах 27 и 28 занос тс коды адресов с шин 25 и 26, При по влении адреса, совпадающего с зоной адресов блока 1 пам ти, дешифраторы 7 и 8 зоны выдают сигналы, которые удерживаютс на информационных входах триггеров 10 и II до тех пор, пока не изменитс содержимое регистров 4 и 5. Всегда срабатывает только один из триггеров 10 и И, так как на их син- хровходы сигналы генератора 9 подаютс инверсно благодар элементу НЕ 20, Например, при срабатывании триггер.аIn registers 4 and 5, the pulse fronts on buses 27 and 28 are entered by address codes from buses 25 and 26. When an address coincides with the address area of memory block 1 appears, the decoders 7 and 8 zones emit signals that are held for information inputs of triggers 10 and II until the contents of registers 4 and 5 change. Only one of triggers 10 and AND always works, because the signals of generator 9 are inverted to their sync inputs, for example, when trigger
слcl
со со with so
00 0000 00
1Ч)1H)
10 на вход сброса триггера 11, поступает сигнал блокирующего сброса, запрещающий срабатывание триггера 11 до момента, пока триггер 10 не будет установлен в исходное состо ние, т.е. пока присутствует сигнал с дешифратор ра 7. После сн ти этого сигнала триггер 10 очередным управл ющим фронтом импульса от генератора 9 устанавлива- етс в исходное состо ние и блокировка триггера И снимаетс .10 to the reset input of the trigger 11, a blocking reset signal is received, prohibiting triggering of the trigger 11 until the trigger 10 is reset, i.e. while the signal from the decoder is present 7. After the removal of this signal, the trigger 10 by the next control edge of the pulse from the generator 9 is reset, and the lock of the trigger I is released.
В момент срабатывани одного из триггеров 10 и 11 открываютс соответствующие коммутаторы 2 или 3. При этом направление передачи их определ етс наличием одного из внешних сигналов Чтение или Запись. Эти внешние импульсы управл ют режимом работы блока 1, т.е. в двунаправленной ма- гистрали либо по вл етс слово дл записи в блок 1, либо слово читаетс из блока 1 и поступает на магистраль.At the moment when one of the triggers 10 and 11 is triggered, the corresponding switches 2 or 3 open. In this case, the direction of their transfer is determined by the presence of one of the external signals Read or Write. These external pulses control the operation mode of unit 1, i.e. in a bidirectional trunk, either the word appears for writing in block 1, or the word is read from block 1 and enters the trunk.
Адрес в блок 1 поступает через элемент И 12 или 13 с регистра 4 или 5 в зависимости от того, включен триггер 11.The address in block 1 enters through AND 12 or 13 from register 4 or 5, depending on whether trigger 11 is turned on.
Управл ющие сигналы, определ ющие режим работы блока 1 (Чтение или Запись), поступают через элемент И 14 или 15, 17- или 18. Элемент И 16 или 19 управл ет поступлением на соответствующую шину 29 или 30 сигнала Синхронизаци ответа из пам ти, ко- торый несет информацию об окончании обращени к пам ти.The control signals that determine the operation mode of block 1 (Read or Write) are received through the element 14 or 15, 17 or 18. The element 16 or 19 controls the receipt of the response synchronization signal from the memory 29 or 30 on the corresponding bus 29 or 30 which carries information about the end of access to the memory.
При обращении к блоку 1 пам ти сигналы с выходов триггеров 10 и 11 подаютс на входы элемента ИЛИ 31, вы- ход которого подключен на синхровход триггера 33. При этом на информационный вход триггера 33 подан потенциал, соответствующий 1. Триггер 33 устанавливаетс по переднему фронту сиг- налов на его синхровходе от одного из триггеров 10 и 11. Одновременно они работать не могут.When accessing memory block 1, signals from the outputs of the trigger 10 and 11 are fed to the inputs of the element OR 31, the output of which is connected to the synchronous input of the trigger 33. At the same time, the information input of the trigger 33 is supplied with a potential corresponding to 1. The trigger 33 is set on the leading edge Signals on its sync input from one of the triggers 10 and 11. At the same time, they cannot work.
Когда триггер 33 устанавливаетс , то на его инверсном выходе по вл ет- с сигнал, запрещающий работу элементов И 14, 15, 17 и.18.When the trigger 33 is set, a signal appears on its inverse output, which prohibits the operation of the elements 14, 15, 17 and 18.
Вместе с тем соответствующие коммутаторы подключаютс к совмещенной магистрали, с регистра 4 или 5 адреса через элемент И 12 или 13 подаетс адрес к блоку 1 пам ти. Предположим, что вв-еден триггер 10. Тем не менее, хот на первом входе первого элемента и элемента И-ИЛИ 32 имеетс разрешающий потенциал, триггер 33 не сбрасываетс до тех пор, пока не по витс разрешающий синхросигнал на втором входе этого элемента И. Поэтому сигнал Чтение или Запись с элемента И 14 или 15 в блок 1 пам ти не поступает , что позвол ет установитьс на информационных входах блока 1 пам ти корректным сигналам..At the same time, the respective switches are connected to the combined trunk, from the register 4 or 5 of the address, through the element 12 or 13, the address is supplied to the block 1 of the memory. Suppose that trigger trigger 10 is set. However, although at the first input of the first element and the AND-OR 32 element there is an enable potential, the trigger 33 is not reset until the enabling sync signal at the second input of this element I. Therefore, the Read or Write signal from the AND 14 or 15 element is not received in memory block 1, which allows the correct signals to be set at the information inputs of memory block 1.
При по влении сигнала на втором хвходе первого элемента И элемента 32 триггер 33 сбрасываетс и сигнал Чтение или Запись поступает на вход блока 1 пам ти. При этом осуществл етс требуемый цикл обмена с пам тью.When a signal appears on the second tail of the first element I of element 32, the trigger 33 is reset and the signal Read or Write is fed to the input of memory block 1. In this case, the required exchange cycle with the memory is performed.
Аналогично работает устройство при одновременном запросе совмещенной магистрали от двух временных устройств (магистралей ) , так как доступ получает вначале только одна из магистралей.The device works in a similar way when simultaneously requesting a combined trunk from two temporary devices (highways), since at first only one of the highways gets access.
Ф -ор мула изобретени F-mule invention
Устройство дл сопр жени двух магистралей по авт.св. № 1283781, о т- личающеес тем, что, с целью повышени достоверности работы устройства , в него введены третий триггер, элемент ИЛИ и элемени И-ИЛИ, причем первый и второй входы элемента ИЛИ подключены соответственно к выходам первого и второго триггеров, а выход - к синхровходу третьего триггера, входом сброса соединенного с выходом элемента И-ИЛИ, первый, второй, третий и четвертый входы которого подключены соответственно к выходу первого триггера, выходу элемента НЕ, выходу генератора импульсов и выходу второго триггера, выход третьего триггера соединен с третьими входами первого, второго, третьего и четвертого элементов И.A device for connecting two highways by bus No. 1283781, that is, in order to increase the reliability of the device, a third trigger, an OR element and an AND-OR element are introduced into it, the first and second inputs of the OR element are connected respectively to the outputs of the first and second triggers, and the output - to the synchronous input of the third trigger, the reset input of the AND-OR element connected to the output, the first, second, third and fourth inputs of which are connected respectively to the output of the first trigger, the output of the HE element, the output of the pulse generator and the output of the second trigger, the third trigger output Hera is connected to the third inputs of the first, second, third and fourth elements I.
ъ. ъ.
§ & Iе § ъ § & ie § ъ
1 one
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884419147A SU1539788A2 (en) | 1988-05-03 | 1988-05-03 | Device for interfacing two buses |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884419147A SU1539788A2 (en) | 1988-05-03 | 1988-05-03 | Device for interfacing two buses |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1283781A Addition SU324317A1 (en) | AIR FOR A SPINAL HEAD |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1539788A2 true SU1539788A2 (en) | 1990-01-30 |
Family
ID=21372375
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU884419147A SU1539788A2 (en) | 1988-05-03 | 1988-05-03 | Device for interfacing two buses |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1539788A2 (en) |
-
1988
- 1988-05-03 SU SU884419147A patent/SU1539788A2/en active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 1283781, кл. G 06 F 13/14, 1985. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
ES2141705T3 (en) | MEMORY CONTROL UNIT AND MEMORY UNIT. | |
SU1539788A2 (en) | Device for interfacing two buses | |
SU1338020A1 (en) | M-sequence generator | |
SU1283781A1 (en) | Interface for linking two buses | |
SU1545225A1 (en) | Device for interfacing two trunks | |
SU1575193A2 (en) | Device for interfacing two trunks | |
SU1262574A2 (en) | Storage with checking information when recording | |
SU1566360A1 (en) | Device for interfacing two truncks | |
SU1522224A1 (en) | Device for interfacing two trunk lines | |
SU1483453A1 (en) | Request source address generator | |
SU1529239A1 (en) | Priority arrangement for accessing common memory | |
SU602947A1 (en) | Microprogramme-control device | |
SU1196883A1 (en) | Information input device | |
RU2020564C1 (en) | Memory protection device | |
SU1552189A1 (en) | Device for monitoring programs | |
SU1543410A1 (en) | Device for access to mass memory | |
SU1605244A1 (en) | Data source to receiver interface | |
RU1784986C (en) | Device for two processors addressing to common memory block | |
SU1442990A1 (en) | Memory addressing device | |
SU1755290A1 (en) | Device for interfacing two main lines | |
SU1283760A1 (en) | Control device for microprocessor system | |
SU1550523A1 (en) | Device for interfacing two trunks | |
SU1619286A1 (en) | Interface of two trunks | |
SU1633418A1 (en) | Device for memory access control for data array exchange in multiprocessor systems | |
SU1262497A1 (en) | Device for addressing internal memory |