SU1755290A1 - Device for interfacing two main lines - Google Patents
Device for interfacing two main lines Download PDFInfo
- Publication number
- SU1755290A1 SU1755290A1 SU904822999A SU4822999A SU1755290A1 SU 1755290 A1 SU1755290 A1 SU 1755290A1 SU 904822999 A SU904822999 A SU 904822999A SU 4822999 A SU4822999 A SU 4822999A SU 1755290 A1 SU1755290 A1 SU 1755290A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- elements
- inputs
- output
- address
- Prior art date
Links
Landscapes
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
Изобретение относитс к вычислительной технике и может быть использовано в многомашинных и многопроцессорных вычислительных система. Цель изобретени - упрощение устройства за счет изменени технической реализации алгоритма обмена. Устройство содержит блок пам ти, два коммутатора магистралей, два регистра адреса, блок коммутаторов, состо щий из дешифратора зоны, восьми элементов И, двух элементов 2И-ИЛИ-НЕ, двух элементов задержки, двух элементов ИЛИ-НЕ. 1 ил.The invention relates to computing and can be used in multi-machine and multiprocessor computing systems. The purpose of the invention is to simplify the device by changing the technical implementation of the exchange algorithm. The device contains a memory block, two trunk switches, two address registers, a switch block consisting of a zone decoder, eight AND elements, two 2I-OR-NOT elements, two delay elements, two OR-NOT elements. 1 il.
Description
Изобретение относитс к вычислительной технике и может быть использовано в многомашинных и многопроцессорных вычислительных системах.The invention relates to computing and can be used in multi-machine and multiprocessor computing systems.
Целью изобретени вл етс упрощение устройства за счет изменени технической реализации алгоритма обмена.The aim of the invention is to simplify the device by changing the technical implementation of the exchange algorithm.
На чертеже представлена блок-схема устройства,The drawing shows the block diagram of the device
Устройство содержит блок 1 пам ти, коммутаторы 2 и 3 магистралей, регистры 4 и 5 адреса, б коммутатором, состо щий из дешифратора зоны 7, с первого по восьмой элементы И 8-15, первого 16 и второго 17 И-ИЛИ-НЕ, первого 18 и второго 19 элемента задержки, первого 20 и второго 21 элементов ИЛИ-НЕ. На чертеже показаны шины 22 и 23, чтени л записи первой магистрали шины 24 и 25 чтени и записи второй магистрали, информационно-адресные шины 26 и 27, шины управлени обменом 28 иThe device contains a block of 1 memory, switches 2 and 3 lines, registers 4 and 5 addresses, a switch consisting of a zone 7 decoder, first through eighth elements AND 8-15, first 16 and second 17 AND-OR-NOT, the first 18 and second 19 delay elements, the first 20 and second 21 elements OR NOT. The drawing shows the tires 22 and 23, the readings of the write of the first highway of the buses 24 and 25, the readings and writes of the second highway, the information address buses 26 and 27, the exchange control tires 28 and
29, шины 30 и 31 ответа первой и второй магистралей.29, tires 30 and 31 of the response of the first and second lines.
Блок 1 пам ти представл ет собой набор микросхем пам ти, имеющих вход адресных линий и двунаправленный информационный вход-выход (например К541РУ2) и схемы управлени , вырабатывающей синхронизирующий сигнал, используемый как сигнал ответа.Memory unit 1 is a set of memory chips having an input of address lines and a bi-directional information input / output (for example, K541RU2) and a control circuit generating a clock signal used as a response signal.
Регистры 4 и 5 адреса представл ют собой регистры с трем состо ни ми на выходе . В качестве таких регистров могут быть использованы регистры К533ИР27.The address registers 4 and 5 are registers with three output states. As such registers can be used registers K533IR.
Дешифратор 7 зоны адресов представл ет собой компаратор (схему сравнени ) адресов, на выходе которого по вл етс нулевой уровень напр жени при совпадении адреса на ее входе с заданным. В остальных случа х на выходе дешифратора присутствует высокий уровень напр жени .The decoder 7 of the address zone is a comparator (comparison circuit) of addresses, at the output of which a voltage level of zero appears when the address at its input coincides with the specified one. In the remaining cases, a high voltage level is present at the output of the decoder.
кзквмаkzkvma
Элементы 18 и 19 задержки представл ют собой интегрирующие PC цепочки, врем задержки которых выбрано большим, чем сумма времени задержки прохождени сигнала синхронизации обмена через элементы И-ИЛИ-НЕ 16 или 17, времени дешифрации адреса на дешифраторе 7 и времени прохождени сигнала через элементы ИЛИ НЕ 20 и 21.The delay elements 18 and 19 are integrating PC chains, the delay time of which is chosen to be longer than the sum of the delay time of the exchange synchronization signal passing through AND-OR-NOT 16 or 17 elements, the time of address decryption on the decoder 7, and the signal passing time through OR elements NOT 20 and 21.
Остальные элементы схемы стандартны и выпускаютс в виде интегральных микросхем .The remaining circuit elements are standard and come in the form of integrated circuits.
Устройство работает следующим образом .The device works as follows.
При отсутствии сигналов синхронизации обмена на лини х 28 и 29 присутствует сигнал низкого уровн , В результате на выходах восьмого и седьмого 15 элементов И сигналы низкого уровн и таким образом на выходах первого 16 и второго 17 элементов И ИЛИ НЕ сигналы высокого уровн , на выходах элементов ИЛИ НЕ 20 и 21 сигналы низкого уровн . На разрешающие входы первого 2 и второго 3 коммутаторов магистралей поступают сигналы низкого уровн и коммутаторы сохран ют отключенными информационно-адресные шины 26 и 27 магистралей от блока 1 пам ти. Отсутствие единичных уровней на разрешающих входах элементов И 14-19 приводит к тому, что сигналы с линий 22, 23 и 24, 25 чтени и записи с первой и второй магистралей не проход т в блок 1 пам ти, а выходные сигналы синхронизации блока 1 пам ти не проход т на линии ответа 30 и 31.In the absence of exchange synchronization signals on lines 28 and 29, a low level signal is present. As a result, the outputs of the eighth and seventh 15 elements are And low signals and thus at the outputs of the first 16 and second 17 elements AND OR NOT high signals, at the outputs of the elements OR NOT 20 and 21 low level signals. The enable inputs of the first 2 and second 3 trunk switches receive low-level signals and the switches keep the information address buses 26 and 27 of the trunks from memory 1 off. The absence of unit levels at the enable inputs of AND elements 14-19 causes the signals from lines 22, 23 and 24, 25 to read and write from the first and second lines to the memory block 1, and the output synchronization signals of memory block 1 The tees do not pass on the answer line 30 and 31.
Режим работы устройства сопр жени завис т от уровней сигналов синхронизации обмена на лини х 28 и 29. Возможны следующие случаи сочетани наличи сигналов синхронизации обмена, определ ющие разные режимы работы устройства.The mode of operation of the interface device depends on the levels of the synchronization signals on lines 28 and 29. The following cases of a combination of the presence of synchronization signals that determine different modes of operation of the device are possible.
По вление сигнала синхронизации обмена со стороны одной магистрали, при отсутствии сигнала синхронизации обмена со стороны другой магистрали.The appearance of an exchange synchronization signal from one trunk side, in the absence of an exchange synchronization signal from the other trunk side.
По вление сигнала синхронизации обмена со стороны обеих магистралей.The appearance of the synchronization signal from the exchange of both routes.
Рассмотрим случай по влени сигнала синхронизации обмена со стороны первой магистрали, при отсутствии сигнала синхронизации обмена со стороны второй магистрали , Перепад сигнала синхронизации обмена из низкого уровн в высокий, поступающий по линии 28, записывает адрес устройства , к которому происходит обращение, присутствующий на информационно-адресной шине 26, в первый регистр адреса. Сигнал с линии 28 поступает . на второй вход седьмого элемента И 14. На первом входе этого элемента сигнал высокого уровн с выхода второго элемента И ИЛИ НЕ 17 (так как на линии 29 сигнал низкого уровн ) и поэтому на выходе седьмого элемента И 4 и на втором и третьемConsider the case of the exchange synchronization signal from the first trunk side, in the absence of the exchange synchronization signal from the second trunk side. The drop of the exchange synchronization signal from a low level to a high one, coming through line 28, records the address of the device that is being accessed address bus 26, in the first address register. The signal from line 28 arrives. to the second input of the seventh element And 14. On the first input of this element is a high level signal from the output of the second element AND OR OR 17 (since on the line 29 a low level signal) and therefore at the output of the seventh element AND 4 and the second and third
входах первого элемента И-ИЛИ-НЕ 16 устанавливаетс сигнал высокого уровн . Высокий уровень напр жени присутствует также на четвертом входе первого элемента И-ИЛИ-НЕ 16, так как на выходе линии 18the inputs of the first element AND-OR-NOT 16 are set to a high level signal. A high voltage level is also present at the fourth input of the first element AND-OR-NOT 16, since the output of line 18
0 сигнал высокого уровн . Таким образом, на выходе первого элемента И-ИЛИ-НЕ 16 устанавливаетс сигнал низкого уровн . Этот сигнал поступает на вход разрешени выдачи первого регистра 4 адреса и в результате0 high level signal Thus, at the output of the first element AND-OR-NOT 16, a low level signal is set. This signal is fed to the input of the permission to issue the first register 4 addresses and as a result
5 адрес поступает на вход дешифратора 7 зоны . При совпадении адреса, поступающего с регистра А с адресом блока 1 пам ти на выходе дешифратора вырабатываетс сигнал низкого напр жени , а в случае есов0 падени остаетс высокий уровень напр жени . Рассмотрим каждый из этих случаев.5 address is fed to the input of the zone 7 decoder. When the address from register A coincides with the address of memory block 1, a low voltage signal is generated at the output of the decoder, and in the case of e0s, a high voltage level remains. Consider each of these cases.
Если адрес в регистре 4 не совпадает с адресом блока 1 пам ти (то есть проходитIf the address in register 4 does not match the address of memory block 1 (i.e. passes
5 обращение не к устройству сопр жени ) на выходе дешифратора останетс высокий уровень напр жени . В результате на выходе элемента ИЛИ НЕ 20 и дальше будет присутствовать сигнал низкого уровн , по0 ступающий на входы разрешени первого коммутатора 2 магистрали, первого 8, третьего 10 и п того 12 элемента И. В результате информационны входы-выходы блока пам ти будут отключены от информационно5 адресной шины 26 первой магистрали, а на выходах первого 14, третьего 16 и п того 18 элементов И будет сигнал низкого урорн вне зависимости от уровней напр жени на входах чтени 22, записи 23 и выходе синх0 ронизации обмена блока пам ти 1, Сигнал низкого уровн поступает также па второй вход первого элемента И ИЛИ НЕ 16. По истечении времени дешифрации адреса на выходе первого элемента задержки 18 по 5 витс низкий уровень напр жени (так как на его входе низкий уровень напр жени с выхода первого элемента И-ИЛИ-НЕ 16) который поступает на четвертый вход элемента И-ИЛИ-НЕ 16. Поэтому на выходе5, a call not to the interface device) a high level of voltage will remain at the output of the decoder. As a result, at the output of the element OR NOT 20, a low level signal will continue to be present, coming to the enable inputs of the first switch 2 of the trunk, the first 8, the third 10 and the fifth 12 I. Elements. As a result, the information inputs / outputs of the memory unit will be disconnected from The first bus’s information5 address bus 26, and the outputs of the first 14, third 16, and fifth 18 elements will have a low alarm signal regardless of the voltage levels at the inputs of read 22, write 23, and the output of synchronization of the exchange of memory block 1, low signal ur Aries also enters the second input of the first element AND OR NOT 16. After the time of decoding the address at the output of the first delay element 18 by 5 Vits is low, the voltage level is low (because its input has a low voltage level from the output of the first element AND-OR-NO 16) which arrives at the fourth input of the element AND-OR-NOT 16. Therefore, at the output
0 элемента И-ИЛИ-НЕ 16 по вл етс сигнал высокого уровн напр жени . Высокий уровень напр жени . Высокий уровень напр жени на выходе элемента И-ИЛИ-НЕ 16 сохранитс до поступлени следующего0 element AND-OR-NOT 16 a high voltage signal appears. High voltage level. The high voltage level at the output of the AND-OR-NOT 16 element is maintained until the next
5 сигнала синхронизации обмена на линию 28, После установки на выходе элемента И- ИЛИ-НЕ 16 сигнала высокого уровн устройство готово дл прин ти сигнала синхронизации обмена со стороны второй магистрали.5 of the synchronization signal of the exchange on line 28. After the high level signal is set at the output of the AND-OR-NOT element 16, the device is ready to receive the synchronization signal from the second line.
В случае совпадени адреса в регистре 4 с адресом блока пам ти 1, через определенное врем после по влени сигнала низкого уровн на выходе элемента И-ИЛИ-НЕ 16 на выходе дешифратора 7 по витс сигнал низкого уровн и на выходе элемента ИЛИ-НЕ 20 по витс сигнал высокого уровн , Сигнал высокого уровн с выхода элемента ИЛИ-НЕ 20 поступает на первый вход первого элемента И ИЛИ-НЕ 16, обеспечива на его выходе сигнал логического нул , вне зависимости от уровн сигнала на четвертом входе (то есть на выходе первого элемента задержки 18). В данном случае сигнал низкого уровн будет присутствовать на выходе элемента И-ИЛИ-НЕ 16 до окончани сигнала синхронизации обмена на линии 28. Сигнал высокого уровн с выхода элемента ИЛИ-НЕ 20 поступает также на разрешающие входы первого коммутатора магистрали 2, первого 14, третьего 16 и п того 18 элементов И. При этом информационные входы выходы блока 1 пам ти будутподключенык информационно-адресной шине 26 первой магистрали, сигналы чтени ,и записи с первой магистрали, поступающие по лини м 22 и 23 проход т в блок 1 пам ти, а выходной сигнал синхронизации блока 1 пам ти поступает на линию ответа 30 первой магистрали . По окончании цикла обращени к блоку 1 пам ти снимаетс высокий уровень сигнала синхронизации обмена на линии 28. При этом на выходе седьмого элемента И 14 устанавливаетс низкий уровень напр жени , а на выходе первого элемента И-ИЛИ-НЕ 16 устанавливаетс высокий уровень напр жени , который проходит на выход элемента ИЛИ 20. В результате информационные входы выходы, входы записи , чтени и выход синхронизации блока пам ти отключаютс от первой магистрали. Устройство готово к следующему циклу обращени к блоку 1 пам ти.If the address in register 4 coincides with the address of memory block 1, after a certain time after the low level signal appears at the output of the AND-OR-HE element 16, the low-level signal at the output of the decoder 7 and the output of the OR-HE element 20 through Wits high signal, High signal from the output of the element OR NOT 20 is fed to the first input of the first element OR OR NOT 16, providing at its output a logical zero signal, regardless of the signal level at the fourth input (i.e. at the output of the first element delays 18). In this case, the low level signal will be present at the output of the AND-OR-NOT element 16 until the end of the synchronization signal on line 28. The high level signal from the output of the OR-NOT element 20 also goes to the enable inputs of the first switch of the highway 2, the first 14, the third 16 and an additional 18 elements I. In this case, the information inputs of the outputs of memory block 1 will be connected to the information bus and address bus 26 of the first highway, read signals, and records from the first highway, received via lines 22 and 23 pass into memory block 1, and the output signal the synchronization of the memory block 1 enters the answer line 30 of the first line. At the end of the cycle of accessing memory block 1, the high level of the synchronization signal on line 28 is removed. At the same time, the low voltage level is set at the output of the seventh element And 14, and the high voltage level is set at the output of the first AND 16 AND element 16 which passes to the output of the element OR 20. As a result, the information inputs, outputs, write, read and sync output of the memory unit are disconnected from the first line. The device is ready for the next cycle of accessing memory block 1.
Работа устройства дл случа по влени сигнала синхронизации обмена со стороны второй магистрали по линии 29, при отсутствии единичного уровн на линии синхронизации обмена 28, будет происходить аналогично с той разницей, что будут задействованы элементы И-ИЛИ-НЕ 17, И19, 11, 13 и 15, элементы ИЛИ-НЕ 21 и элемент 19 задержки.The operation of the device for the occurrence of an exchange synchronization signal from the second line on line 29, in the absence of a unit level on the exchange synchronization line 28, will occur similarly with the difference that AND-OR-NOT elements 17, I19, 11, 13 will be involved and 15, the elements OR NOT 21 and the delay element 19.
Рассмотрим случай по влени сигнала синхронизации обмена на одной из магистралей , если присутствует сигнал синхрони- зации обмена на другой магистрали.Consider the case of the occurrence of an exchange synchronization signal on one of the trunks, if an exchange synchronization signal is present on another trunk.
Если приходит сигнал синхронизации обмена на линию 28, при наличии сигнала синхронизации обмена на линии 29, то доIf an exchange synchronization signal arrives on line 28, if there is an exchange synchronization signal on line 29, then
момента присутстви на выходе второго элемента И-ИЛИ-НЕ 17 нулевого уровн напр жени сигнал с линии 28 будет заблокирован на седьмом элементе 14. Послеthe moment when the output of the second element AND-OR-NOT 17 of the zero voltage level is present, the signal from line 28 will be blocked on the seventh element 14. After
установки на выходе второго элемента сигнала высокого уровн работы устройства будет происходит как и дл случа отсутстви сигнала синхронизации обмена на линии 29. Если же приходит сигнал синхронизацииsetting the output of the second element of the signal high level of operation of the device will occur as for the case of the absence of the synchronization signal on line 29. If the synchronization signal arrives
0 обмена на линию 29, при наличии сигнала синхронизации обмена на линии 28, то до момента присутстви на выходе первого элемента И-ИЛИ-НЕ 16 нулевого уровн напр жени сигнала с линий 29 будет забло5 кирован на седьмом элемента 15.0 exchange to line 29, if there is an exchange synchronization signal on line 28, then until the first element AND-OR-NOT 16 is at the output of zero level, the signal voltage from lines 29 will be blocked on the seventh element 15.
Дл случа одновременно по влени сигналов синхронизации обмена на лини х 28 и 29 элементы И 14 и элементы И-ИЛИ- НЕ 16 и 17 представл ют триггер, дл кото0 рого нулевой уровень может по витьс только на выходе одного из элементов И- ИЛИ-НЕ 16 и 17. Сигнал низкого уровн с выхода одного элемента установитс сигнал высокого уровн на выходе другого элемен5 та. Дальнейша работа устройства аналогична как и в случае По влени сигнала синхронизации обмена на одной из магистралей при присутствии этого сигнала на другой магистрали.For the case of simultaneous occurrence of exchange synchronization signals on lines 28 and 29, elements AND 14 and elements AND-OR 16 and 17 represent a trigger, for which the zero level can appear only at the output of one of the elements AND-OR-NOT 16 and 17. A low level signal from the output of one element will set a high level signal at the output of another element. Further operation of the device is similar as in the case of the emergence of an exchange synchronization signal on one of the trunks in the presence of this signal on another trunk.
00
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU904822999A SU1755290A1 (en) | 1990-03-21 | 1990-03-21 | Device for interfacing two main lines |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU904822999A SU1755290A1 (en) | 1990-03-21 | 1990-03-21 | Device for interfacing two main lines |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1755290A1 true SU1755290A1 (en) | 1992-08-15 |
Family
ID=21512957
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU904822999A SU1755290A1 (en) | 1990-03-21 | 1990-03-21 | Device for interfacing two main lines |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1755290A1 (en) |
-
1990
- 1990-03-21 SU SU904822999A patent/SU1755290A1/en active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 1012235, кл. G 06 F 13/14, 1979. Авторское свидетельство СССР № 1283781. кл. G 06 F 13/14, 1985. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1755290A1 (en) | Device for interfacing two main lines | |
EP0493138B1 (en) | Memory circuit | |
KR970049492A (en) | Data Processor with Bus Controller | |
SU1619286A1 (en) | Interface of two trunks | |
KR970014002A (en) | CONTROLLER FOR INITIATING INSERTION OF WAIT STATES ON A SIGNAL BUS | |
SU1550523A1 (en) | Device for interfacing two trunks | |
SU1736005A1 (en) | Device for conversion of code | |
SU1112365A1 (en) | Device for forming interruption signal | |
RU96106108A (en) | DEVICE FOR SEARCH OF MISCONTROLLING FAILURES IN MICROPROCESSOR SYSTEMS | |
SU1755285A1 (en) | Device for accessing memory units | |
SU1283781A1 (en) | Interface for linking two buses | |
SU1737460A1 (en) | Device for interfacing buses | |
SU1545225A1 (en) | Device for interfacing two trunks | |
SU1522224A1 (en) | Device for interfacing two trunk lines | |
SU1755288A1 (en) | Interface | |
SU1587520A1 (en) | Device for input/output of information | |
SU1566336A1 (en) | Device for information output | |
RU1838819C (en) | Device for data communication between personal computer and control computational system | |
SU1208558A1 (en) | Interface | |
SU1661770A1 (en) | Test generator | |
RU2108619C1 (en) | Microcomputer | |
SU1471197A1 (en) | Bi-machine system controller | |
RU2022345C1 (en) | Interfaces matching device | |
SU1203602A1 (en) | Storage | |
SU1677862A1 (en) | Sensor switch |