Claims (2)
Поставленна цель достигаетс тем, что в запоминающее устройство, содержащее регистры , группы элементов И по числу регистров , блок местного управлени , формирователь адресных сигналов записи и формирователь адресных сигналов считывани , причем выходы регистров подключены к первым входам элементов И соответствующей группы, выходы элементов И групп соедийены с одноименнь1м;1 выходами устройства, информационные входы регистров соединены с одноименными входами устройства, входы формирователей адресных сигналов считывани и записи подключены соответственно к первому и второму выходам блока местного управлени , введены коммутатор и четыре группы дополнительных элементов И, причем вход коммутатора подключен к третьему выходу блока местного управлени , а первый и второй выходы соединены с первыми входами дополнительных элементов И первой и второй групп и третьей и четвертой групп соответственно, вторые входы дополн11тельных элементов И первой и четвертой групп подключены к соответствующим выходам формировател адресных сигналов считывани , вторые входы дополнительных элементов И второй и третьей групп соединены с соответствующими выходами формировател адресных сигналов записи, выходы дополнительных элементов третьей и первой групп подключены соответственно к управл ющим входам одних из регистров и ко вторым входам элементов И соответствующих групп, выходы дополнительных элементов И второй и четвертой групп соединены соответственно с управл ющими входами других регистров и со вторыми входами элементов И соответствующих групп. На фиг. 1 изображена функциональна схема предлагаемого устройства; на фиг. 2 -временные диаграммы работы устройства. Устройство содержит (фиг. 1) блок 1, местного управлени , формирователь 2 адресных сигналов считывани , формирователь 3 адресных сигналов записи, регистры 4 с управл ющими входами 5 и выходами б, группы элементов И 7 с выходами 8, входы 9 и выходы 10 устройства, коммутатор 11 с первым 12 и вторым 13 выходами, первую 14, вторую 15, третью 16 и четвертую 17 группы дополнительных элементов И. Выходы 6 регистров 4 подключены к первым входам элементов И 7 соответствующей группы. Выходы элементов И 7 групп с-оединены с одноименными выходами 10 устройства . Информационные входы регистров 4 соединены с одноименными входами 9 устройства . Входы формировател 2 адресных сигналов считывани и формировател 3 адресных сигналов записи подключены соответственно к первому и второму выходам блока 1 местного управлени . Вход коммутатора 11 подключен к третьему выходу блока 1 местного управлени , а первый 12 и второй 13 выходы соединены с первыми входами дополнительных элементов И первой 14 и второй 15 групп, третьей 16 и четвертой 17 групп соответственно. Вторые входы дополнительных элементов И первой 14 и четвертой 17 групп подключены к соответствующим выходам формировател 2 адресных сигналов считывани . Вторые входы дополнительных элементов И второй 15 и третьей 16 групп, соединены с соответствующими выходами формировател 3 адресных сигналов записи. Выходы дополнительных элементов третьей 16 и первой 14 групп подключены соответственно к управл ющим входам 5 одних из регистров 4 и ко вторым входам элементов И 7 соответствующих групп. Выходы дополнительных элементов И второй 15 и четвертой 17 групп соединены соответственно с управл ющими входами 5 других регистров 4 и со вторыми входами элементов И 7 соответствующих групп. На фиг. 2 изображены сигналы определенной частоты, переключающие коммутатор 11 (фиг. 2а) и поступающие дл записи в устройство информационные сигналы с более высокой частотой (фиг. 26) или пачками слов (фиг. 28). На фиг. 2г и 2(3 показаны информационные сигналы, считываемые из запоминающего устройства. Устройство работает следующим образом . По сигналам блока 1 местного управлени (фиг. 1) поступающим на вход комму-татора 11, одни из регистров 4 выбираютс дл записи в них информации, а другие - дл считывани информации из них, что определ етс сигналами с выходов коммутатора 11. Если с первого выхода 12 коммутатора ,11 выдаетс сигнал разрещени , то со второго выхода 13 - сигнал запрета, и наоборот . Сигнал разрешени , выдаваемый с первого выхода 12 коммутатора 11, открывает дополнительные элементы И первой 14 и второй 15 групп , а сигнал запрета со второго выхода 13 закрывает дополнительные элементы И третьей 16 и четвертой 17 групп . В этом случае одна половина регистров 4 (верхние на фиг. 1) выбрана дл считывани , а друга половина регистров 4 выбрана дл записи. Формирователь 3 адресных сигналов записи по сигналам блока 1 местного управлени вырабатывает адрес регистра 4, в который должна быть записана информаци , поступающа по входам 9 устройства на входы всех регистров 4. Сигналы записи через дополнительные элементы И второй 15 группы поступают на управл ющие входы 5 регистров 4, обеспечива запись информации. Одновременно по сигналам, поступающим с блока 1 местного управлени , формирователь 2 адресных сигналов считывани вырабатывает адреса регистров 4, с которых должна быть считана информаци . Сигналы считывани через дополнительные элементы И первой 14 группы поступают на вторые входы элементов И 7 соответствующих групп. с выхода 6 выбранного регистра 4 проходит на выходь 8 элементов И 7 группы, а затем на выходы 10 устройства. Если сигнал разрещени со второго выхода 13 коммутатора 11 поступает на элементы И третьей 16 и четвертой 17 групп и открывает их, а сигнал запрета, поступающий с первого выхода 12 коммутатора И, закрывает дополнительные элементы И первой 14 и второй 15 групп, то-верхн половина регистров 4 выбрана дл записи, а нижн дл считывани . В этом случае сигналы записи поступают на входы дополнительных элементов И третьей 16 группы, а с их выходов на управл ющие входы 5 соответствующих регистров 4,, обеспечива запись информации. Одновременно сигналы считывани поступают на входы дополнительных элементов И четвертой группы 17, а с их выходов на объединенные вторые входы элементов И 7 групп, и разрещают считывание информации . Переключение коммутатора 11 может производитьс внещними сигналами (фиг. 2а) после записи или после считывани информации из одной половины регистров 4. Если информаци в устройстве отсутствует, то коммутатор 11 не переключаетс и считывание не происходит. Предлагаемое буферное запоминающее устройство вл етс унифицированным. Если информаци поступает на запись с более высокой частотой и пачками слов в произвольные моменты времени (фиг. 26 или 2в), оно может при считывании передавать информацию с трансформированной частотой и более равномерно (фиг. 2г и 2д). В предлагаемом устройстве скорость записи информации определ етс только быстродействием регистров, формировател адресных сигналов записи, а считывани - быстродействием формировател адресных сигналов считывани и элементов И групп, так как обращение на запись и считывание всегда производ тс к разным регистрам 4 запоминающего устройства, за счет чего достигаетс высокое быстродействие и повыщаетс надежность устройства. Формула изобретени Запоминающее устройство, содержащее регистры, группы элементов И по числу регистров , блок местного управлени , формирователь адресных сигналов записи и формирователь адресных сигналов считывани , причем выходы регистров подключены к первым входам элементов И соответствующей группы, выходы элементов И групп соединены с одноименными выходами устройства, информационные входы регистров соединены с одноименными входами устройства, входы формирователей адресных сигналов считывани и записи подключены соответственно к первому и второму выходам блока местного управлени , отличающеес тем, что, с целью повыщени быстродействи и надежности устройства, оно содержит коммутатор и четыре группы дополнительных элементов И, причем вход коммутатора подключен к третьему выходу блока местного управл ени , а первый и второй выходы соединены с первыми входами дополнительных элементов И первой и второй групп и третьей и четвертой групп соответственно, вторые входы дополнительных элементов И первой и четвертой групп подключены к соответствующим выходам формировател адресных сигналов считывани , вторые входы дополнительных элементов И второй и третьей групп соединены с соответствующими выходами формировател адресных сигналов записи, выходы дополнительных элементов третьей и первой групп подключены .соответственно к управл ющим входам одних из регистров и ко вторым входам элементов И соответствующих групп, выходы дополнительных элементов И второй и четвертой групп соединены соответственно с управл ющими входами других регистров и со вторыми входами элементов И соответствующих групп. Источники информации, прин тые во внимание при экспертизе 1.Шигин А. Г. и Дерюгин А. А. Цифровые вычислительные мащины. М., «Энерги , 1975, с. 508. The goal is achieved by the fact that in a memory device containing registers, groups of elements AND by the number of registers, a local control unit, a shaper of write address signals and a shaper of read address signals, the outputs of registers being connected to the first inputs of the AND elements of the corresponding group, the outputs of elements And groups connected to the same name; 1 outputs of the device, the information inputs of the registers are connected to the same inputs of the device, the inputs of the shapers of the read and write address signals The switches are connected respectively to the first and second outputs of the local control unit, a switch and four groups of additional elements are entered, the switch input is connected to the third output of the local control block, and the first and second outputs are connected to the first inputs of additional elements of the first and second groups and the third and the fourth groups, respectively, the second inputs of the additional elements and the first and fourth groups are connected to the corresponding outputs of the read address address generator, the second inputs will add The second and third groups of the second and third groups are connected to the corresponding outputs of the shaper of write address signals, the outputs of the additional elements of the third and first groups are connected respectively to the control inputs of one of the registers and to the second inputs of the AND elements of the respective groups, the outputs of the additional elements of the second and fourth groups are connected respectively, with the control inputs of other registers and with the second inputs of the AND elements of the respective groups. FIG. 1 shows a functional diagram of the proposed device; in fig. 2-time diagrams of the device. The device contains (Fig. 1) block 1, local control, shaper 2 read address signals, shaper 3 write address signals, registers 4 with control inputs 5 and outputs b, groups of elements 7 with outputs 8, inputs 9 and outputs 10 of the device , the switch 11 with the first 12 and second 13 outputs, the first 14, the second 15, the third 16 and the fourth 17 groups of additional elements I. The outputs 6 of the registers 4 are connected to the first inputs of the elements And 7 of the corresponding group. The outputs of the elements And 7 groups with-connected with the same output 10 of the device. Information inputs of registers 4 are connected to the same inputs 9 of the device. The inputs of the imaging unit 2 of the read address signals and the imaging unit of the 3 write address signals are connected respectively to the first and second outputs of the local control unit 1. The input of the switch 11 is connected to the third output of the local control unit 1, and the first 12 and second 13 outputs are connected to the first inputs of the additional AND elements of the first 14 and second 15 groups, the third 16 and fourth 17 groups, respectively. The second inputs of the additional elements And the first 14 and fourth 17 groups are connected to the corresponding outputs of the driver 2 read address signals. The second inputs of the additional elements And the second 15 and third 16 groups, connected to the corresponding outputs of the imaging unit 3 address write signals. The outputs of the additional elements of the third 16 and first 14 groups are connected respectively to the control inputs 5 of one of the registers 4 and to the second inputs of the elements And 7 of the respective groups. The outputs of the additional elements AND the second 15 and fourth 17 groups are connected respectively to the control inputs 5 of the other registers 4 and with the second inputs of the elements AND 7 of the respective groups. FIG. 2 shows signals of a certain frequency, switching a switch 11 (FIG. 2a) and information signals arriving for recording into a device with a higher frequency (FIG. 26) or word batches (FIG. 28). FIG. 2d and 2 (3 shows information signals read from the storage device. The device operates as follows. According to the signals of the local control unit 1 (Fig. 1) arriving at the input of the switch 11, one of the registers 4 is selected to record information in them, and others to read information from them, which is determined by the signals from the outputs of the switch 11. If from the first output 12 of the switch, 11 a resolution signal is output, then from the second output 13 a prohibition signal and vice versa. The permission signal issued from the first output 12 of the switch 11, from covers the additional elements of the first 14 and second 15 groups, and the prohibition signal from the second output 13 closes the additional elements of the third 16 and fourth groups 17. In this case, one half of the registers 4 (upper in Fig. 1) is selected for reading, and the other half The registers 4 are selected for recording. The shaper 3 of the write address signals by the signals of the local control unit 1 generates the address of the register 4, into which the information arriving at the inputs 9 of the device at the inputs of all registers 4 must be written. Elements of the second group 15 are fed to the control inputs 5 of registers 4, ensuring the recording of information. At the same time, according to the signals received from the local control unit 1, the shaper 2 of the read address signals generates the addresses of the registers 4, from which information should be read. The read signals through the additional elements AND of the first 14 groups arrive at the second inputs of the elements AND 7 of the corresponding groups. from the output 6 of the selected register 4 passes to the output of 8 elements And 7 groups, and then to the outputs 10 of the device. If the resolution signal from the second output 13 of the switch 11 enters the elements of the third 16 and fourth 17 groups and opens them, and the prohibition signal coming from the first output 12 of the switch AND closes the additional elements of the first 14 and second 15 groups, then the top half registers 4 are selected for writing and lower for reading. In this case, the recording signals are fed to the inputs of additional elements of the third group and 16, and from their outputs to the control inputs 5 of the corresponding registers 4, providing recording of information. At the same time, read signals go to the inputs of additional elements of the fourth group 17, and from their outputs to the combined second inputs of elements of the 7 groups, and allow information to be read. Switching of switch 11 can be performed by external signals (Fig. 2a) after writing or after reading information from one half of registers 4. If there is no information in the device, switch 11 does not switch and no reading takes place. The proposed buffer memory is unified. If the information arrives on the record with a higher frequency and word bursts at arbitrary points in time (Fig. 26 or 2c), it can transfer information with the transformed frequency and more evenly when read (Fig. 2d and 2e). In the proposed device, the speed of recording information is determined only by the speed of the registers, the driver of the write address signals, and the read speed is determined by the speed of the driver of the address signals of reading and elements And groups, since the write and read are always addressed to different registers 4 of the storage device, due to which A high speed is achieved and the reliability of the device increases. The invention contains a storage device containing registers, groups of elements And by the number of registers, a local control unit, a shaper of write address signals and a shaper of read address signals, the outputs of the registers are connected to the first inputs of the And elements of the corresponding group, the outputs of the elements And groups are connected to the same outputs of the device , the information inputs of the registers are connected to the device inputs of the same name, the inputs of the shapers of the read and write address signals are connected It is connected to the first and second outputs of the local control unit, characterized in that, in order to increase the speed and reliability of the device, it contains a switch and four groups of additional elements AND, the switch input is connected to the third output of the local control block, and the first and second outputs connected to the first inputs of additional elements And the first and second groups and the third and fourth groups, respectively, the second inputs of the additional elements And the first and fourth groups are connected to the corresponding outputs shaper address read signals, the second inputs of additional elements of the second and third groups are connected to the corresponding outputs of the shaper address write signals, the outputs of additional elements of the third and first groups are connected respectively to the control inputs of one of the registers and the second inputs of the elements And the corresponding groups, outputs additional elements And the second and fourth groups are connected respectively with the control inputs of other registers and with the second inputs of the elements And the corresponding x groups. Sources of information taken into account in the examination 1.Shigin A.G. and Deryugin A.A. Digital Computing Machines. M., “Energie, 1975, p. 508.
2.Авторское свидетельство СССР № 631984, кл. G II С 11/00, 1977 (прототип ).2. USSR author's certificate number 631984, cl. G II 11/00, 1977 (prototype).