SU743031A1 - Memory - Google Patents
Memory Download PDFInfo
- Publication number
- SU743031A1 SU743031A1 SU782600731A SU2600731A SU743031A1 SU 743031 A1 SU743031 A1 SU 743031A1 SU 782600731 A SU782600731 A SU 782600731A SU 2600731 A SU2600731 A SU 2600731A SU 743031 A1 SU743031 A1 SU 743031A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- elements
- inputs
- outputs
- code
- address
- Prior art date
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Description
Изобретение относитс к автоматике и вычислительной технике. Известны запоминающие устройства, содержащие накопитель, датчики кода адреса, дешифраторы адреса, группы элементов И и ИЛИ, обеспечивающих подклю чение датчика кода адреса к дешифратору адреса, входных и выходных информационных шин к соответствующим шинам устройства l. Недостатком устройства вл етс то, что дл случа записи многоразр дного кода требуетс введение дополнительного оборудовани в разр дную часть ЗУ (согласующие устройства, дополнительные разр ды накопител ) или снижение частоты обращени к запоминающему устройству , которое св зано с дополнительными затратами времени на формирование кода адреса дл записи (считывани ) избыточных разр дов, информационного кода. Наиболее близким по технической сущ ности вл етс запоминающее устройство которое содержит накопитель, дешифратор адреса, датчик кода адреса с выходами, подключенными непосредственно к коммутатору и датчик кода адреса с выходами , подключенными к коммутатору через инверторы (датчик кода адреса с пр мыми и HHBepciibiMH выходами), коммутатор (перва и втора группы элементов И), схем выделени сигналов (треть и четверта группы элементов И), элементы ИЛИ, делители частоты, схемы формировани контрольных символов f2j. Недостаток этого устройства - ограниченные возможности дл случа записи информационного кода с числом ра йдов , превышающим число разр дов накопител . Цель изобретени - расширение области применени устройства при условии минимальных временных и аппаратурных затрат за счет записи информационного кода с числом разр дов, превышающим число разр дов накопител .This invention relates to automation and computing. Memory devices are known that contain a drive, sensors of the address code, address decoders, groups of AND and OR elements that connect the address code sensor to the address decoder, input and output information buses to the corresponding buses of the device l. The drawback of the device is that for the case of recording a multi-bit code, it is necessary to add additional equipment to the bit part of the memory (matching devices, additional bits of the drive) or to reduce the frequency of access to the memory device, which is associated with the additional time spent on the formation of the address code. for writing (reading) redundant bits, an information code. The closest in technical terms is a memory device which contains a drive, an address decoder, an address code sensor with outputs connected directly to the switch and an address code sensor with outputs connected to the switch via inverters (address code sensor with direct and HHBepciibiMH outputs) switchboard (first and second groups of elements AND), signal extraction circuits (third and fourth groups of elements AND), OR elements, frequency dividers, control symbols f2j. The disadvantage of this device is the limited possibilities for recording an information code with the number of rounds exceeding the number of bits of the accumulator. The purpose of the invention is to expand the field of application of the device under the condition of minimal time and hardware costs by recording the information code with the number of bits exceeding the number of bits of the drive.
Поставпенна ЦЕПЬ достигаетс тем, что в запоминаюпдее устройство содержащее накопитель, одни из входов которого соединены с выходами элементов , другие входы накопител соединены с выходами дешифратора адреса, -входы которого подключены к вых:одам первых и вторых элементов И, первые входы которых соединены с выходами датчика кода адреса, выходы накопител соединены с первыми входами третьих и четвертых элементов И, вторые входы третьих элементов И соединены с шиной опроса и с вторыми входами первых элементов И, третьи входы третьих элементов И и вторые входы четвертых элементов И соединены с шнной разрешени считьтани , выходы третьих и- четвертых элементов И соединены с выходами устройства , шину разрешени записи и ин- . формашюнные шины, введены элемент зaдep кки, п тые и шестые элементы И,The supply chain is achieved by the fact that in memory a device containing a drive, one of the inputs of which is connected to the outputs of the elements, the other inputs of the storage device are connected to the outputs of the address decoder, the inputs of which are connected to the outputs of the first and second elements I, the first inputs of which are connected to the outputs sensor address code, the accumulator outputs are connected to the first inputs of the third and fourth And elements, the second inputs of the third And elements are connected to the interrogation bus and to the second inputs of the first And elements, the third inputs of the third And elements and the second inputs of the fourth elements And are connected to the cable resolution, the outputs of the third and fourth elements And are connected to the outputs of the device, the write resolution bus and the in-. tire tires, the entry element has been added, the fifth and sixth elements AND,
выходы которых подключены к входам элементов ИЛИ, первые входы п тых и шестых элементов И соединены с информационными шинами, вторые входы - с шиной разрешени записи, третьи входы п тых элементов И соединены с шиной опроса и входом элемента задергкки, вы .ход которого соединен с вторыми входами вторых элементов И, третьими входами четвертых и шестых элементов И.the outputs of which are connected to the inputs of the OR elements, the first inputs of the fifth and sixth elements I are connected to the information buses, the second inputs are connected to the recording resolution bus, the third inputs of the fifth elements I are connected to the interrogation bus and the input of the delay element that you have connected the second inputs of the second elements And, the third inputs of the fourth and sixth elements I.
Сущность изобретени , по сн етс чер тежом.The essence of the invention is illustrated in drawing.
Устройство содержит накопитель 1, дешифратор 2 адреса, датчик 3 кода адреса, имеющий пр мые выходы 4 и инверсные выходы 5, первые, вторые,The device contains an accumulator 1, an address decoder 2, an address code sensor 3 having direct outputs 4 and inverse outputs 5, first, second,
третьи, четвертые п тые и шестые элементы 6-11 И, элемент 12 задержки, элементы 13 ИЛИ, шину 14 опроса, информационные шины 15, шину 16 разрешени записи, шину 17 .разрешени считывани и выходы 18 устройстваthird, fourth, fifth and sixth elements 6-11 AND, delay element 12, elements 13 OR, polling bus 14, information buses 15, write resolution bus 16, bus 17 read resolution and device outputs 18
Устройство рабоаает следующим образом .The device works as follows.
По сигналу смена адреса, поступающему на вход датчика 3, кода адреса , . на его выходах 4 g 5 вырабатываютс соответственно пр мой и инверсный коды адреса. Опрос накопител осуществл етс при поступлении сигнала опрос на шину 14. При этом накопитель опрашиваетс вначале по адресу, соответствующему пр мому коду адреса , а затем тот же импульс опроса, задержанный элементом 12 задержки j обеспечивает опрос накопител по инверсному коду a/jpeca, В режиме Зегпись (на шину 16 подаетс сигнал, разрешающий запись) одна половина Htiформационного кода, подаваемого на шины 15 и поступающа на входы элементов , по сигналу опрос записываетс в накопитель по пр мому коду адреса, а втора половина информационного кода, поступающа на входы элементов И 11 по сигналу опроса, задержанного элементом 12, записываетс в накопитель по инверсному коду адреса. В режиме считывание на шину 17 подаетс сигнал, разрешающий считывание. При этом сигнал опрос обеспечивает считывание одной половины информационного кода, записанного по пр мому коду адреса, а после задержки элементом 12 также и второй половины информационного кода, записанного по инверсному коду адреса.The signal change the address to the input of the sensor 3, the address code,. at its outputs, 4 g 5, direct and inverse address codes are generated, respectively. When the signal is polled to the bus 14, the accumulator is polled first at the address corresponding to the direct address code, and then the same interrogation pulse delayed by delay element 12 j provides polling the accumulator using the inverse code a / jpeca. A google recording (bus 16 is supplied with a signal permitting recording) one half of the information code supplied to buses 15 and arriving at the inputs of the elements, the polling signal is recorded into the drive using the forward address code, and the second half of the information code The incoming at the inputs of AND gates 11 through interrogation signal, delayed element 12 is recorded in a storage medium according to the inverse address code. In the read mode, the bus 17 is given a signal permitting the read. In this case, the interrogation signal reads one half of the information code recorded with the direct address code, and after element 12 also delays the second half of the information code recorded with the inverse address code.
Предложенное устройство обладает большими возможност ми. Оно обеспечивает хранение как информационного кода с числом- разр дов, не превышающим число разр дов накопител , так и информационного кода, число разр дов которого превышает (не более чем в 2 раза) число разр дов накопител . При этом емкость накопител используетс эффективно.The proposed device has great potential. It provides storage of both an information code with the number of bits not exceeding the number of bits of the accumulator and the information code whose number of bits exceeds (not more than 2 times) the number of bits of the accumulator. In this case, the storage capacity is used efficiently.
Полученный эффект достигаетс минимальными аппаратурными и временными затратами. Не требуетс значительные аппаратурные затраты на дополнительные разр дные блоки согласовани входов и выходов устройства с входными и выхоными шинами накопител , имеющими место при увеличении рйзр дов накопител дл записи многоразр дного кода, не требуетс существенных временных затрат дл смены кода адреса в датчике кода адреса, имеющих место при использовании малоразр дного накопител дл записи многоразр дного информационного код путам делени информационного кода на части и записи каждой части по вйовь сформированному коду адреса в датчика кода адреса.The effect obtained is achieved with minimal hardware and time costs. Significant hardware costs are not required for additional bit matching blocks of inputs and outputs of the device with drive input and output tires, which occur with increasing drive royalties for recording a multi-bit code, does not require significant time costs for changing the address code in the address code sensor having place when using a small-size storage device to record a multi-bit information code by dividing the information code into parts and recording each part of the pattern of the generated code at the address in the address code sensor.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU782600731A SU743031A1 (en) | 1978-03-03 | 1978-03-03 | Memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU782600731A SU743031A1 (en) | 1978-03-03 | 1978-03-03 | Memory |
Publications (1)
Publication Number | Publication Date |
---|---|
SU743031A1 true SU743031A1 (en) | 1980-06-25 |
Family
ID=20758022
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU782600731A SU743031A1 (en) | 1978-03-03 | 1978-03-03 | Memory |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU743031A1 (en) |
-
1978
- 1978-03-03 SU SU782600731A patent/SU743031A1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU743031A1 (en) | Memory | |
SU964730A1 (en) | Storage device | |
SU1022216A1 (en) | Device for checking domain storage | |
SU391559A1 (en) | DEVICE FOR DISPLAYING OF ALUMINUM DIGITAL INFORMATION | |
SU951401A1 (en) | Memory device | |
SU790017A1 (en) | Logic memory | |
RU2108659C1 (en) | Adjustable digital delay line | |
SU1236551A1 (en) | Internal storage | |
SU551694A1 (en) | Device for synchronizing the reading of information in domain storage devices | |
SU429466A1 (en) | STORAGE DEVICE | |
SU733020A1 (en) | Memory device | |
SU830568A2 (en) | Device for information exchange between registers | |
SU497634A1 (en) | Buffer storage device | |
JPS5758280A (en) | Method for making memory address | |
SU1471216A1 (en) | Multitrack magnetic digital recording playback device | |
SU1392594A1 (en) | Single-bit stack | |
SU780042A1 (en) | Logic storage | |
SU663113A1 (en) | Binary counter | |
SU642878A1 (en) | Arrangement for selecting video signal of complex predetermined shape | |
SU1388957A1 (en) | Device for checking multibit storage blocks | |
SU1594542A1 (en) | Device for determining number of units in binary code | |
SU1215137A1 (en) | Storage with information correction | |
SU849301A1 (en) | Storage | |
SU815769A2 (en) | Fixed storage | |
SU802959A1 (en) | Information sorting device |