SU1236551A1

SU1236551A1 - Internal storage

Info

Publication number: SU1236551A1
Application number: SU843789526A
Authority: SU
Inventors: Владимир Павлович Невский
Original assignee: Пушкинское Высшее Ордена Красной Звезды Училище Радиоэлектроники Противовоздушной Обороны
Priority date: 1984-09-12
Filing date: 1984-09-12
Publication date: 1986-06-07

Abstract

Изобретение относитс к запоминающим устройствам и может быть использовано в двухпроцессорных и двухмашинных вычислительных системах в качестве общей оперативной пам ти. Сущность изобретени заключаетс в расширении области применени устройства. Устройство содержит накопитель , формирователи сигналов, усилители считывани , коммутаторы, регистры слов, распределители сигналов, регистры адреса, блок сравнени , дешифратор адреса, коммутатор адреса, элементы задержки и элементы НЕ. Введение в известное устройство новых элементов, а именно коммутатора адреса , элементов НЕ и элементов задержки, позвол ет обеспечить одновременное считывание информации дл двух потребителей при совпадении адресов обращени . I ил. ьо со ot ел СПThe invention relates to storage devices and can be used in dual-processor and dual-machine computing systems as a common RAM. The essence of the invention is to expand the field of application of the device. The device includes a drive, signal conditioners, read amplifiers, switches, word registers, signal distributors, address registers, a comparison block, an address decoder, an address switch, delay elements, and NOT elements. Introduction to the well-known device of new elements, namely the address switch, NOT elements and delay elements, allows for simultaneous reading of information for two consumers when the address of the address coincides. I il. oh with ot ate sp

Description

Изобретение относитс к запоминающим устройствам и может быть использьовано вв двухпроцессорных и двухмашинных вычислительных системах в качестве общей оперативной пам ти.The invention relates to storage devices and can be used in dual-processor and dual-machine computing systems as a common RAM.

Цель изобретени - расширение области применени устройства за счет обеспечени одновременного считывани информации дл двух потребителей при совпадении адресов обращени .The purpose of the invention is to expand the field of application of the device by providing simultaneous reading of information for two consumers with the coincidence of the addresses of the addresses.

На чертеже изображена функциональна схема устройства.The drawing shows a functional diagram of the device.

Устройство содержит первый 1.1 и второй 1.2 регистры адреса, дешифратор 2 адреса , формирователь 3 адресных сигналов, накопитель 4, усилитель 5 считывани , первый 6.1 и второй 6.2 коммутаторы, первый 7.1 и второй 7.2 регистры слов, блок 8 сравнени , первый 9.1 и второй 9.2 элементы НЕ, первый 10.1 и второй 10.2 элементы задержки, коммутатор 11 адреса, первый 12.1 и второй12.2 распределители сигналов, формирователь 13 информационных сигналов, первый 14.1 и второй 14.2 адресные входы, первый 15.1 и второй 15.2 информационные , первый 16.1 и второй 16.2 информационные входы.The device contains the first 1.1 and second 1.2 address registers, the address decoder 2, the address device shaper 3, drive 4, read amplifier 5, first 6.1 and second 6.2 switches, first 7.1 and second 7.2 registers of words, comparison unit 8, first 9.1 and second 9.2 elements NOT, first 10.1 and second 10.2 delay elements, address switch 11, first 12.1 and second 12.2 signal distributors, driver 13 information signals, first 14.1 and second 14.2 address inputs, first 15.1 and second 15.2 information, first 16.1 and second 16.2 information entrances.

Устройство работает следующим образом.The device works as follows.

На адресные входы 14.1 и 14.2 устройства подаютс адре са двух слов, подлежащих обработке (считыванию и/или записи ). При этом возможны два случа : несовпадение и совпадение адресов.Addresses of two words to be processed (read and / or write) are sent to the address inputs 14.1 and 14.2 of the device. In this case, two cases are possible: a mismatch and a coincidence of addresses.

Код первого адреса с выхода регистра 1.1 через коммутатор 11 адреса поступает на вход дешифратора 2 и на один из входов блока 8 сравнени . С выхода дешифратора 2 сигналы поступают на входы формировател 3 адресных сигналов дл возбуждени координатных обмоток накопител 4. В результате на соответствующих координатных обмотках накопител 4 выбраны запоминающие элементы и на входы усилител 5 считывани поступит первое слово, считанное в соответствии с адресом, прин тым на вход 14.1. Первое слово с усилител 5 считывани поступает на первый коммутатор 6.1, а с его выхода - на первый регистр 7.1 слова и далее на первый 15.1 информационный выход устройства .The code of the first address from the output of register 1.1 through the address switch 11 is fed to the input of the decoder 2 and to one of the inputs of the comparison unit 8. From the output of the decoder 2, the signals are fed to the inputs of the former 3 address signals to excite the coordinate windings of the accumulator 4. As a result, storage elements are selected on the corresponding coordinate windings of the accumulator 4 and the first word read to the inputs of the read amplifier will be received according to the address received at the input 14.1. The first word from the amplifier 5 is sent to the first switch 6.1, and from its output to the first register 7.1 words and then to the first 15.1 information output of the device.

Код второго адреса с выхода регистра 1.2 поступает на вход второго элемента 10.2 задержки и второй вход блока 8 сравнени .The code of the second address from the output of the register 1.2 is fed to the input of the second delay element 10.2 and the second input of the comparison unit 8.

При несовпадении адресов сигнал низкого уровн с выхода блока 8 сравнени поступает на четвертый вход второго 6.2 коммутатора и запрещает передачу информации, поступающей, на второй вход с выхода первого коммутатора 6.1. Через первый 9.1 элемент НЕ и первый элемент 10.1 задержки , обеспечивающий задержку сигнала на врем , необходимое дл считывани слова в соответствии с первым адресом, он поступает на третий вход коммутатора 11 адреса, где разрешает передачу кода второго адреса на деплифратор 2 и запрещает прием информации с первого регистра 1.1 адреса, на третий вход второго коммутатора 6.2, гдеIf the addresses do not match, the low level signal from the output of the comparison unit 8 goes to the fourth input of the second 6.2 switch and prohibits the transmission of information coming to the second input from the output of the first switch 6.1. Through the first 9.1 element NOT and the first delay element 10.1, which provides a signal delay for the time required to read a word in accordance with the first address, it arrives at the third input of the address switch 11, where it allows the transmission of the second address code to depligraph 2 and prohibits receiving information from first register 1.1 addresses to the third input of the second switch 6.2, where

разрешает передачу информации, поступающей на первый вход с выхода усилител 5 считывани , на второй вход второго распределител 12.2, где разрещает передачу информации , а также через второй элементallows the transfer of information received at the first input from the output of the amplifier 5 to the second input of the second distributor 12.2, where it permits the transmission of information, as well as through the second element

0 НЕ 9.2 - на вторые входы первого.коммутатора 6.1 и первого распределител 12.1, где запрещает передачу информации.0 NOT 9.2 - to the second inputs of the first switch 6.1 and the first distributor 12.1, where it prohibits the transmission of information.

Код второго адреса с выхода второго элемента 10.2 задержки, врем задержки которого равно времени задержки первогоThe code of the second address from the output of the second delay element 10.2, the delay time of which is equal to the delay time of the first

элемента 10.1 задержки, поступает на второй вход коммутатора 11 адреса. С выхода последнего код второго адреса поступает на вход дешифратора 2. С выхода дешифратора 2 сигналы, соответствующие второмуelement 10.1 delay arrives at the second input of the switch 11 address. From the output of the latter, the code of the second address is fed to the input of the decoder 2. From the output of the decoder 2, the signals corresponding to the second

адресу, поступают на входы формировател 3 адресных сигналов дл возбуждени координатных обмоток накопител 4. В результате на соответствующих координатных обмотках накопител 4 выбраны запоминающие элементы, и на входы усилител 5address, are fed to the inputs of the imaging unit 3 of the address signals to excite the coordinate windings of the accumulator 4. As a result, storage elements are selected at the corresponding coordinate windings of the accumulator 4, and to the inputs of the amplifier 5

5 считывани поступает второе слово, считанное в соответствии с адресом, прищедщим на вход 14.2. Второе слово с усилител 5 считывани поступает на первый вход второго коммутатора 6.2, а с его выхода на второй регистр 7.2 слова, с выхода которо го второе слово, считанное из накопител 4, поступает на второй информационный выход 15.2 устройства.5 reads the second word arrives, read according to the address assigned to input 14.2. The second word from the amplifier 5 is fed to the first input of the second switch 6.2, and from its output to the second register 7.2 words, from the output of which the second word read from drive 4, goes to the second information output 15.2 of the device.

Установка исходного состо ни регистров 1.1 и 1.2 осуществл етс в начале каждого такта.The initial state of the registers 1.1 and 1.2 is set at the beginning of each clock cycle.

При совпадении адресов (это соответствует и исходному состо нию, когда в регистрах 1.1 и 1.2 нулевые коды) сигнал высокого уровн с выхода блока 8 сравнени поступает на четвертый вход второгоIf the addresses match (this corresponds to the initial state, when the registers 1.1 and 1.2 have zero codes), the high level signal from the output of the comparison unit 8 goes to the fourth input of the second

0 коммутатора 6.2, где разрешает передачу информации, поступающей на второй вход второго коммутатора 6.2 с выхода первого коммутатора 6.1, па вход первого элемента НЕ 9.1, с выхода которого сигнал низкого уровн поступает на вход первого эле5 мента 10.1 задержки, с выхода которого сигнал поступает на коммутатор 11 адреса, где запрец-1,ает прием кода второго адреса и разрещает прием адреса с первого регистра 1.1 адреса, на третий вход второго коммутатора 6.2, где запрещает прием инфор мации, поступающей на первый вход с выходов усилител 5 считывани , на второй вход второго распределител 12.2, где запрещает прием информации по первому входу , и на вход второго элемента НЕ 9.2, с0 of switch 6.2, where it permits the transmission of information arriving at the second input of the second switch 6.2 from the output of the first switch 6.1, PA input of the first element HE 9.1, from the output of which the low level signal goes to the input of the first element 10.1 of the delay, from the output of which the signal goes to the address switch 11, where Zaprez-1, receives the code of the second address and allows reception of the address from the first register 1.1 of the address, to the third input of the second switch 6.2, which prohibits receiving information arriving at the first input from the outputs of the read amplifier 5, and the second input of the second distributor 12.2, which prohibits the reception of information on the first input, and the input of the second element is NOT 9.2, c

, выхода которого сигнал высокого уровн поступает на вторые входы первого коммутатора 6.1 и первого распределител 12.1, где разрещает передачу информации., the output of which is a high level signal is supplied to the second inputs of the first switch 6.1 and the first distributor 12.1, where it permits the transmission of information.

Код первого адреса с выхода регистра 1.1 через коммутатор 11 адреса поступает на вход дешифратора 2, с выходов которого сигналы поступают на входы формировател 3 адресных сигналов дл возбуждени координатных обмоток накопител 4. В результате на соответствующих обмотках накопител 4 выбраны запоминающие элементы и на входы усилител 5 считывани поступает слово, считанное в соответствии с адресом обращени . Слово с выходов усили- тел 5 считывани поступает на первый вход первого коммутатора 6.1, с выхода которого слово поступает на вход первого регистра 7.1 слова и на второй вход второго коммутатора 6.2, с выхода которого слово поступает на вход второго регистра 7.2 слова. С выходов первого 7.1 и второго 7.2 регистров слов информаци поступает на первый 15.Ги второй 15.2 информационные выходы устройства соответственно.The code of the first address from the output of the register 1.1 through the switch 11 of the address is fed to the input of the decoder 2, from the outputs of which signals are fed to the inputs of the former 3 address signals to excite the coordinate windings of the accumulator 4. As a result, storage elements and inputs of the amplifier 5 are selected at the corresponding windings of the accumulator 4 The word reads in accordance with the address of the call. The word from the outputs of amplifiers 5 is fed to the first input of the first switch 6.1, from the output of which the word goes to the input of the first register 7.1 words and to the second input of the second switch 6.2, from the output of which the word goes to the input of the second register 7.2 words. From the outputs of the first 7.1 and second 7.2 word registers, information arrives at the first 15. Second and second 15.2 information outputs of the device, respectively.

Claims

Invention Formula

A random access memory containing a drive, an address signal shaper, a read amplifier, switches, word registers, an information signal shaper, signal distributors, an address decoder, a comparison unit and address registers whose inputs are the address inputs of the device, the outputs of the first address register are connected to one of the inputs of the comparison unit, to the other inputs of which the outputs of the second address register are connected, the outputs of the address decoder are connected to the inputs of the address signal generator s, the outputs of which are connected to the address inputs drives invariant

the formation outputs of which are connected to the inputs of the read amplifier, the outputs of which are connected to the first inputs of switches, the outputs of which are connected to one inputs of word registers, the other inputs and outputs of which are respectively the information inputs and outputs of the device, the outputs of the first and second registers of words are connected to one input signal distributors, the outputs of which are connected to the inputs of the imaging device of information signals, the outputs of which are connected to informational inputs of a storage device, characterized by m that, in order to expand the field of application of the device by simultaneously reading information for two consumers when the address of the address matches, but it contains the address switch, delay elements, NOT elements, the output of the first switch connected to the second input of the second switch, the output of the comparator with the fourth input of the second switch and the input of the first element NOT, the output of which is connected to the input of the first delay element, the output of which is connected to the third input of the second switch, another input The second signal distributor, the input of the second element NOT and the third input of the address switch, the second and first inputs of which are connected respectively to the output of the second delay element and the output of the first address register, and the output of the address switch connected to the address of the address decoder, the second delay element input connected to the output of the second address register, the output of the second element is NOT connected to the second input of the first switch and the other input of the first signal distributor.

15.2

15.1

ir / T /