SU1236560A1 - Storage - Google Patents

Storage Download PDF

Info

Publication number
SU1236560A1
SU1236560A1 SU843830808A SU3830808A SU1236560A1 SU 1236560 A1 SU1236560 A1 SU 1236560A1 SU 843830808 A SU843830808 A SU 843830808A SU 3830808 A SU3830808 A SU 3830808A SU 1236560 A1 SU1236560 A1 SU 1236560A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
elements
block
inputs
Prior art date
Application number
SU843830808A
Other languages
Russian (ru)
Inventor
Андрей Георгиевич Головачев
Original Assignee
Предприятие П/Я Г-4152
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я Г-4152 filed Critical Предприятие П/Я Г-4152
Priority to SU843830808A priority Critical patent/SU1236560A1/en
Application granted granted Critical
Publication of SU1236560A1 publication Critical patent/SU1236560A1/en

Links

Landscapes

  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

Изобретение относитс  к цифровой вычислительной технике и может быть использовано в составе специализированных цифровых вычислительных машин или систем обработки и нередачи цифровых данных. Целью изобретени   вл етс  иовышение надежности устройства. Информаци , считанна  из блоков пам ти анализируетс  в блоках контрол  и сравниваетс  в блоке сравнени . С выходов этих блоков сигналы поступают на входы элемента И-НЕ, который вырабатывает импульс, запрещающий считывание информации из устройства. I ил. ND СО Oi ел О5The invention relates to digital computing and can be used as part of specialized digital computers or digital data processing and non-transmission systems. The aim of the invention is to increase the reliability of the device. The information read from the memory blocks is analyzed in the control units and compared in the comparison unit. From the outputs of these blocks, the signals arrive at the inputs of the NAND element, which produces a pulse prohibiting the reading of information from the device. I il. ND CO Oi ate O5

Description

Изобретение относитс  к цифровой вычислительной технике и может быть использовано в составе специализированных цифровых вычислительных машин (СЦВМ) или систем обработки и передачи цифровых данных.The invention relates to digital computing and can be used as part of specialized digital computers (PCL) or digital data processing and transmission systems.

Цель изобретени  - повышение надежности устройства.The purpose of the invention is to increase the reliability of the device.

На чертеже представлена блок-схема устройства.The drawing shows the block diagram of the device.

Устройство содержит первый 1 и второй 2 блоки пам ти, первый 3 и второй 4 блоки контрол , первый 5, второй 6 и третий 7 элементы И, первый 8, второй 9 и третий 10 блоки элементов И, блок 11 сравнени , элемент 12 задержки, блок 13 элементов ИЛИ.The device contains the first 1 and second 2 memory blocks, the first 3 and second 4 control blocks, the first 5, the second 6 and third 7 And blocks, the first 8, the second 9 and third 10 And blocks blocks, the comparison block 11, the delay element 12, block 13 elements OR.

Каждый из блоков 1 и 2 пам ти содержит регистр 14 адреса, дешифратор 15 кода адреса, накопитель 16, информационное поле 17 накопител , поле 18 контрольных разр дов накопител , выходной регистр 19.Each of blocks 1 and 2 of memory contains the address register 14, the address code decoder 15, the drive 16, the drive information field 17, the drive check field 18 of the drive, the output register 19.

Каждый из блоков 3 и 4 контрол  содержит блок 20 свертки по модулю два, блок 21 сравнени .Each of the blocks 3 and 4 controls contains a convolution unit 20 modulo two, a comparison unit 21.

Устройство содержит также адресный вход 22, управл ющий вход 23., выходную шину 24,  вл ющуюс  выходом устройства, четвертый 25 и п тый 26 элементы И, элемент И-НЕ 27.The device also contains an address input 22, a control input 23., an output bus 24, which is an output of the device, a fourth 25 and fifth 26 AND elements, an AND-NOT element 27.

Запоминающее устройство работает следующим образом.The storage device operates as follows.

На вход 22 устройства поступает код адреса , а на вход 23 - сигнал опроса. В каждом блоке 1 и 2 пам ти код адреса подаетс  на вход регистра 14, а сигнал опроса - на второй вход дешифратора 15, управл ющего регистром 14. При наличии сигнала опроса на входе дешифратора 15, на одном из выходов по вл етс  сигнал, с помощью которого выбираетс  информаци  из соответствующей  чейки накопител  16. С выхода информационного пол  17 и пол  18 контрольных разр дов, накопител  16 считанна  информаци  на вход регистра 19. С выхода 1т леднего информаци  поступает на выходы блоков 1 и 2 пам ти. Информационна  ее часть с первого выхода блоков 1 и 2 пам ти подаетс  соответственно на первый и второй входы блока 11, где осуще ствл етс  поразр дное сравнение. В случае равенства сравниваемой информации на первом выходе блока 11 формируетс  разрешающий потенциал дл  элемента 5.The input code of the device receives the address code, and the input 23 receives the interrogation signal. In each block 1 and 2 of the memory, the address code is fed to the input of register 14, and the interrogation signal is fed to the second input of the decoder 15, which controls the register 14. When there is a interrogation signal at the input of the decoder 15, a signal appears at one of the outputs by means of which information is selected from the corresponding cell of the accumulator 16. From the output of the information field 17 and the floor of the 18 control bits, the accumulator 16 reads information to the input of the register 19. From the output of the 1st information, the information goes to the outputs of blocks 1 and 2 of memory. Its informational part from the first output of memory blocks 1 and 2 is supplied respectively to the first and second inputs of the block 11, where a bitwise comparison is made. In case of equality of the compared information, the resolving potential for the element 5 is formed at the first output of the block 11.

При наличии на втором входе элемента 5 сигнала опроса, этот сигнал, пройд  элемент 5, поступает на третий вход блока 10 элементов И. На первый вход блока 10 элементов И подаютс  контрольные признаки информации считываемые из блока 1 пам ти , а на второй вход блока 10 - информационна  часть, считанна  из блока 2 пам ти . При наличии на третьем входе блока 10 сигнала опроса, поступивша  на его первый и второй входы информаци  передаIf a polling signal is present at the second input 5, this signal, having passed through element 5, goes to the third input of block 10 of elements I. To the first input of block 10 of elements I, the control signs of information read from memory 1 are fed, and to the second input of block 10 - information part, read from memory block 2. If there is a polling signal on the third input of the block 10, the information sent to its first and second inputs

5five

00

ЪB

00

ОABOUT

5five

5five

на через блок 13 на выходную шину 24. В случае неравенства информации, поступающей на вход блока 11, на его первом выходе по вл етс  сигнал запрета дл  элемента 5, а на втором выходе - сигнал разрешени  дл  элементов 6 и 7. Информаци  с выходов блоков 1 и 2 пам ти поступает соответственно на входы блоков 3 и 4 контрол , где ее информационна  часть свертываетс  с помощью блока 20 по заложенным контрольным признакам. Результаты свертки сравниваютс  в каждом блоке 3 и 4 с контрольным признаком (признаками) блоком 21 сравнени .via block 13 to the output bus 24. In case of inequality of information received at the input of block 11, the prohibitory signal for element 5 appears at its first output, and the enable signal for elements 6 and 7 appears at the second output. Information from the outputs of blocks 1 and 2 of the memory, respectively, are fed to the inputs of blocks 3 and 4 of the control, where its information part is minimized by block 20 according to the set control signs. The results of the convolution are compared in each block 3 and 4 with the control sign (s) by the block 21 comparisons.

Сигнал опроса подаетс  на первые входы блоков 3 и 4 контрол  с выхода элемента 12 задержки (дл  синхронизации работы устройства). В случае равенства результата свертки информационной части и контрольного признака (признаков) в блоке 3, а также наличи  сигнала опроса на входе этого блока, блок 21 блока 3 формирует сигнал , который поступает на вход элемента 6. При наличии на втором входе элемента 6 разрешени  на его выходе по вл етс  сигнал , который поступает на первый вход элемента 25, где при наличии сигнала разрешени  на втором входе, на выходе элемента 25 формируетс  сигнал, который поступает на третий вход блока 8, по этому сигналу информаци , поступающа  на вход блока 8, передаетс  через блок 13 элементов ИЛИ на выходную шину 24 устройства.The interrogation signal is supplied to the first inputs of the control units 3 and 4 from the output of the delay element 12 (for synchronizing the operation of the device). In the case of equality of the result of the convolution of the information part and the control sign (signs) in block 3, as well as the presence of a polling signal at the input of this block, block 21 of block 3 generates a signal that goes to the input of element 6. If there is a resolution 6 on the second input its output is a signal that arrives at the first input of element 25, where in the presence of a resolution signal at the second input, the output of element 25 generates a signal that arrives at the third input of block 8, according to this signal information arriving at the input of the block and 8 is transmitted via block 13 of the OR elements to the output bus 24 of the device.

В случае неравенства результатов свертки информационной части и контрольного признака (признаков) в блоке 3, этот блок не вырабатывает сигнал опроса. В работу включаютс  цепи, обеспечивающие считывание информации из блока 2 пам ти через блок 9. Работа блока 4 и формирование им сигнала опроса дл  элемента 7 происходит аналогично. При наличии разрешающего сигнала на втором входе элемента 7 и на втором входе элемента 26, с выхода последнего сн т сигнал, переписывающий информацию из блока 2 пам ти через блок 9 и элементы ИЛИ 13 на выходную шину 24 устройства.In case of inequality of the results of the convolution of the information part and the control sign (features) in block 3, this block does not generate a polling signal. Circuits are included in the work that provide information reading from memory block 2 through block 9. Block 4 operates and produces a polling signal for element 7 similarly. If there is a permitting signal at the second input of the element 7 and at the second input of the element 26, the signal that removes information from memory block 2 through block 9 and elements OR 13 to the output bus 24 of the device is removed from the output of the last one.

Сигнал, сформированный в случае равенства результата свертки информационной части и контрольного признака (признаков) блока 3 и 4, поступает на первый и третий входы элемента 27 соответственно, на второй вход которого подаетс  сигнал неравенства считываемой информации с второго выхода блока 11. В случае одновременного по влени  сигналов на входах элемента 27, он вырабатывает запрещающий сигнал, поступающий на вторые входы элементов 25 и 26 и тем самым, прекращающий считывание информации из устройства.The signal generated in the case of equality of the result of the convolution of the information part and the control sign (features) of block 3 and 4 is fed to the first and third inputs of the element 27, respectively, to the second input of which the signal of inequality of the read information from the second output of block 11 is fed. signals at the inputs of the element 27, it generates a prohibiting signal that arrives at the second inputs of the elements 25 and 26 and thereby stops reading information from the device.

Claims (1)

Формула изобретени Invention Formula Запоминающее устройство, содержащее блоки пам ти, первые входы которых  вл ютс  адресным входом устройства, вторыеA storage device containing memory blocks, the first inputs of which are the address input of the device, the second входы блоков пам ти  вл ютс  управл ющим входом устройства и подключены к второму входу первого элемента И и к входу элемента задержки, выхэд которого соединен с первыми входами первого и второго блоков контрол , первый выход первого блока пам ти подключен к второму входу первого блока контрол , к первому входу блока сравнени  и к первому входу первого блока элементов И, первый выход второго блока пам ти подключен к второму входу второго блока контрол , к.второму входу блока сравнени , к первому входу второго блока элементов Инк второму входу третьего блока элементов И, второй выход первого блока пам ти соединен с третьим входомthe inputs of the memory blocks are the control input of the device and are connected to the second input of the first element I and to the input of the delay element whose output is connected to the first inputs of the first and second control units, the first output of the first memory unit is connected to the second input of the first control unit, to the first input of the comparison unit and to the first input of the first block of elements And, the first output of the second memory block is connected to the second input of the second control unit, to the second input of the comparison unit, to the first input of the second block of Inc elements th input of the third block of elements And, the second output of the first memory block is connected to the third input му входу третьего элемента И, вторые входы второго и третьего элементов И соединены с вторым выходом блока сравнени , первый выход которого подключен к первому входу первого элемента И, выход которого соеди нен с третьим входом третьего блока элементов И, выходы первого, второго и третьего блоков элементов И соединены .с входами блока элементов ИЛИ, выход которого  вл етс  выходом устройства, отличающеес The third input of the third element is And, the second inputs of the second and third elements of And are connected to the second output of the comparison unit, the first output of which is connected to the first input of the first And element, the output of which is connected to the third input of the third block of And elements, the outputs of the first, second and third blocks AND elements are connected to the inputs of a block of OR elements, the output of which is the output of a device characterized by 10 тем, что, с целью повышени  надежности устройства , оно содержит четвертый, п тый элементы И и элемент И-НЕ, причем первый вход четвертого элемента И соединен с выходом второго элемента И, выход четвертого элемента И подключен к третьему входу10 in order to increase the reliability of the device, it contains the fourth, fifth AND elements and the NAND element, with the first input of the fourth element AND connected to the output of the second element AND, the output of the fourth element AND connected to the third input первого блока контрол , с вторым входом первого блока элементов И, первый вход п первого блока элементов И и с первымthe first control unit, with the second input of the first block of elements And, the first input n of the first block of elements And and with the first входом третьего блока элементов И, второйthe input of the third block of elements And, the second выход второго блока пам ти подключен кthe output of the second memory block is connected to третьему входу второго блока контрол  и кthe third input of the second control unit and to второму входу второго блока элементов И, 20the second input of the second block of elements And, 20 выход первого блока контрол  соединен сthe output of the first control unit is connected to первым входом второго элемента И, выходthe first input of the second element And the output второго блока контрол  подключен к первотого элемента И соединен с выходом третьего элемента И, выход п того элемента И подключен к третьему входу второго блока элементов И, вторые входы четвертого и п того элементов И соединены с выходом элемента И-НЕ, входы которого соединены соответственно с выходами блоков контрол  и вторым выходом блока сравнени .the second control unit is connected to the first element And connected to the output of the third element And, the output of the fifth element And connected to the third input of the second block of elements And, the second inputs of the fourth and fifth elements And connected to the output of the element AND-NOT, the inputs of which are connected respectively to the outputs of the control units and the second output of the comparison unit. му входу третьего элемента И, вторые входы второго и третьего элементов И соединены с вторым выходом блока сравнени , первый выход которого подключен к первому входу первого элемента И, выход которого соеди нен с третьим входом третьего блока элементов И, выходы первого, второго и третьего блоков элементов И соединены .с входами блока элементов ИЛИ, выход которого  вл етс  выходом устройства, отличающеес The third input of the third element is And, the second inputs of the second and third elements of And are connected to the second output of the comparison unit, the first output of which is connected to the first input of the first And element, the output of which is connected to the third input of the third block of And elements, the outputs of the first, second and third blocks AND elements are connected to the inputs of a block of OR elements, the output of which is the output of a device characterized by 0 тем, что, с целью повышени  надежности устройства , оно содержит четвертый, п тый элементы И и элемент И-НЕ, причем первый вход четвертого элемента И соединен с выходом второго элемента И, выход четвертого элемента И подключен к третьему входу0 in order to increase the reliability of the device, it contains the fourth, fifth AND elements and the NAND element, the first input of the fourth element AND connected to the output of the second element AND, the output of the fourth element AND connected to the third input первого блока элементов И, первый вход п первого блока элементов И, первый вход п того элемента И соединен с выходом третьего элемента И, выход п того элемента И подключен к третьему входу второго блока элементов И, вторые входы четвертого и п того элементов И соединены с выходом элемента И-НЕ, входы которого соединены соответственно с выходами блоков контрол  и вторым выходом блока сравнени . The first block of elements And, the first input of the first block of elements And, the first input of the fifth element And connected to the output of the third element And, the output of the fifth element And connected to the third input of the second block of elements And, the second inputs of the fourth and fifth elements And connected to the output of the NAND element, whose inputs are connected respectively to the outputs of the control units and the second output of the comparison unit. 2323 Составитель О. КулаковCompiled by O. Kulakov Редактор М. БланарТехред И. ВересКорректорМ.Самборска Editor M. BlanarTehred I. VeresKorrektor.Samborska Заказ 3015/56Тираж 543ПодписноеOrder 3015/56 Circulation 543 Subscription ВНИИПИ Государственного комитета СССРVNIIPI USSR State Committee по делам изобретений и открытийfor inventions and discoveries 113035, Москва, Ж-35, Раушска  наб., д. 4/5113035, Moscow, Zh-35, Raushsk nab. 4/5 Филиал ППП «Патент, г. Ужгород, ул. Проектна , 4Branch PPP "Patent, Uzhgorod, st. Project, 4
SU843830808A 1984-11-12 1984-11-12 Storage SU1236560A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU843830808A SU1236560A1 (en) 1984-11-12 1984-11-12 Storage

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU843830808A SU1236560A1 (en) 1984-11-12 1984-11-12 Storage

Publications (1)

Publication Number Publication Date
SU1236560A1 true SU1236560A1 (en) 1986-06-07

Family

ID=21153660

Family Applications (1)

Application Number Title Priority Date Filing Date
SU843830808A SU1236560A1 (en) 1984-11-12 1984-11-12 Storage

Country Status (1)

Country Link
SU (1) SU1236560A1 (en)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР № 1001099, кл. G 06 F 9/06, 1981. Авторское свидетельство СССР № 1049982, кл. G 11 С 29/00, 1982. *

Similar Documents

Publication Publication Date Title
KR100268429B1 (en) Synchronous memory device
KR880000967A (en) Dual port semiconductor memory
KR950015397A (en) Multi-bit Test Circuit and Method of Semiconductor Memory Device
SU1236560A1 (en) Storage
US5428801A (en) Data array conversion control system for controlling conversion of data arrays being transferred between two processing systems
KR910006852A (en) Memory control system and method
SU1203602A1 (en) Storage
SU1211718A1 (en) Device for sorting numbers
SU991413A1 (en) Device for determination of a maximal number out of a group of numbers
SU1298803A1 (en) Semiconductor storage
SU572849A1 (en) Permanent store
SU1115021A1 (en) Program control device
SU1513448A1 (en) Double-level device for controlling microcommand memory
SU1432611A1 (en) Memory with error correction
SU1030796A1 (en) Number sorting device
SU888204A1 (en) Storage
SU1741174A1 (en) Working memory
EP0431570A2 (en) Logical circuit
SU1312598A1 (en) Data switching module
SU1705826A1 (en) Priority device
RU1807477C (en) Device for comparing numbers
SU1388957A1 (en) Device for checking multibit storage blocks
SU1709293A2 (en) Device for information input
SU1231501A1 (en) Microprogram control device
SU1015386A1 (en) Device for testing memory checking circuits