Изобретение относитс к вычислительной технике и может быть исполь зовано в ЦВМ и-устройствах обработки информации дл хранени информации . Известно двухканальное запоминаю шее устройство содержащее регистр адреса, дешифратор номера модул , несколько однотипных модулей с регистрами , две группы ИЛИ, блок коммутации моделей, корректируюкий блок со схемами контрол , ре гистр слова и блок управлени lj . Недостатком этого устройства вл етс низка надежность. Наиболее близким техническим решением к данному изобретению вл ет с двухканальное запоминающее устро ство, содержащее два блока контрол и два блока пам ти, каждый из которых состоит из накопител с контрол ной и с информационной част ми, де1лифратора адреса, регистра адреса, элемент И и группу элементов И, причем адресные шины накопител подклю чены к выходам дешифратора адреса, соединенного с выходами регистра адреса, аршины информационной части накопител подключены к входам блока контрол , вторые входы которого соединены с шинами контрольной части второго накопител , выходы блоков контрол подключены к соответствующим входам элемента И, соединенного с управл ющим входом группы элементов И, информационные входы которой подключены к шинам информационных частей обои-х накопителей, выходы рруппы элементов И вл ютс выходами запоминающего устройства, входы кото рого подключены параллельно к входам регистров адреса обоих блоков пам ти 2.. Недостатками известного устройств вл етс низка надежность, так Как оно не позвол ет замен ть неисправную чейку пам ти, а также то, что это устройство нельз использовать дл нескольких одновременно работающих внешних блоков, измеющих отличаю щиес друг от друга адреса, что огра ничивает область его применени . Цель изобретени - расширение области применени устройства за счет обеспечени одновременной работы его с внешними устройствами с различной сдцресацией, а также повышение надежности устройства. Поставленна цель достигаетс тем, что в двухканальное запоминающее устройство, содержащее блоки контрол , первый элемент И и блоки пам ти, каждый из которых состоит из накопител , дешифратора адреса и регистра адреса,причем адресные входы первого и второго накопителей подключены соответственно к выходам первого и второго дешифраторов адреса, входы которых соединены соответственно с выходами первогорегистра адреса и с выходами второго регистра адреса, управл ющие входы первого и BTopofo регистров адреса вл ютс соот- , ветственно первым и вторым адресными входами устройства, введены второй элемент И, коммутаторы и элементы НЕ, причем выходы первого коммутатора подключены к входам первого регистра адреса, .а первый и второй входы - соответственно к второму и к первому входам второго коммутатора, выходы которого соединены с входами второго регистра адреса, информационные выходы первого накопител подключены к одним из информационных входов третьего и четвертого коммутаторов, другие информационные входы которых соединены с информационными выходами второго накопител , контрольные выходы которого подключены к одним из контрольных входов третьего и четвертого коммутаторов, другие контрольные входы.которых соединены с контрольными выходами первого накопител , управл ющие входы первого и четвертого коммутаторов, подключе ны к выходу первого элемента И, первый вход которого соединен с выходом первого элемента НЕ, управл ющие входы второго и третьего коммутаторов подключены к выходу второго элемента И, первый вход которого соединен с выходом элемента НЕ, первый и второй выходы третьего коммутатора подключены к входам первого блока контрол , выход которого соединен с входом второго элемента НЕ, первый и второй выходы четвертого коммутатора подключены к входам второго блока контрол , выход которого соединен с входом второго элемента НЕ, первый вход первого коммутатора, первый выход третьего коммутатора, второй вход первого элемента И и выход первого блока контрол вл ютс соответственно информационными входом и выходом и управл ющими входом и выходом первого канала устройства , первый вход второго коммутатора и первый выход четвертого коммутатора , второй вход второго элемента И и выход второго блока контрол вл ютс соответственно информационЕшми входом и выходом и управл ющими входом и выходом, второго канала устройства . На чертеже представлена функциоНсшьна схема устройства. Устройство содержит первый блок 1 пам ти, состо юий из первого накопител 2 с контрольной частью 3 и информационной частью 4, первого дешифратора 5 адреса и первого регистра б адреса с управл ющим входом 7,первый блок 8 контрол , второй блок 9 пам ти, состо щий из второго накопи- тел 10 с контрольной частью 11 и информационной частью 12, второго дешифратора 13 адреса и второго регистра 14 адреса с управл ющим входо :15, второй блок 16 контрол , первый 17 и второй 18 коммутаторы, предназначенные дл коммутации адресов, тре тий 19 и четвертый 20 коммутаторы, предназначенные дл коивдутации выход кых сигналов, первый 21 и второй 22 элементы И, первый 23 и второй 24 элементы НЕ. На чертеже обозначены информационные 25 и 26 и управл юшие 27 и 26 входы устройства, информационные 29 и 30 и управл ющие 31 и 32 выхо;гд устройства, первый 33 и второ 34 каналы устройства. Накопители 2 и 10 выполн ютс идентичными. Устройство работает следующим обраэом. В исходном состо нии при Hcnpaatod каналах 33 и 34 устройства входы регистров 6 и 14 через коко утаторы 1 и 18 подключены соответственно к входам 25 и 26 устройства, а выходы накопител 2 и 10 через коммутато|ш 19 и 20 подключены соответственно к выходам 29 и 30 и через блоки 8 и 16 . к выходги 31 и 32. В этом случае каж дый из каналов 33 и 34 работает само сто тельно на свое внешнее устройств При этом по адресам, поступаютим на входы 25 (или 26), из накопител 2(10) выбираетс заданное слово с информационными и контрольными сигна лами, которое, пройд через коммута; .тор 19 (20), поступает непосредственн на выходы 29 {ЗО) и через блок 8(;1б)на выходы 31 (32) устройства, св занные с входа1ии соответствующего внешнего устройства. Блоки 8 и 16 в этом слуЧа:е вырабатывают сигналы, характеризующие исправность работы каналов 33 и 34 устройства. При неисправной работе, например, первого 33 (или второго 34) кэ(нала устройства на выходе 31 (32) формируетс сигнал ошибки, который фиксирует адрес на входе 25(26) неисправного канала 33 (34) и разрешает формирование сигнала БП 1I своб. на входе 28 (или сигнала БП 1 своб. - на входе 2) . При наличии сигнала на входе 28 (27) зафиксированный адрес с входа 25(26) поступает;через коммутатор 18(17) на входы регистра 14(6) По этому адресу из накопител 10(2) выбираетс необходимей информаци и передаетс через кемимутатор 19 (20) на выходы 29 (30) запоминающего устройства (при этом информаци с выходов 30(29) и 32(31) не используетс , так как в этот момент формируетс сигнал БП Нсвоб. - на входе 2В или БП1СВО6. - на входе 27), На выходе 31 2) формируетс сигнал Ошибки нет, который снимает блокировку адреса на входе 25(26) и блокирует формирование сигнала БП 1 своб. на входе 28 или сигнала БП 1 свое. - на входе 27), после чего каналы 33 и 34 вновь работают самосто тельно, каждшй 1на свое устройство. Таким образом,.расшир етс область применени устройства вследствие возможности использовани его дл двух одновременно работающих внешних устройсо-в, имеющих различную адресацию , а также повыиаетс надежность устройства благодар обеспечению , возможности замены любой из неисправных чеек исправной чейкой из другого , неработак аего в данныймомент канала..The invention relates to computing and can be used in digital computers and information processing devices for storing information. A two-channel memory device is known that contains an address register, a module number decoder, several modules of the same type with registers, two OR groups, a model switching unit, an adjustment unit with control circuits, a word register, and a control unit lj. A disadvantage of this device is low reliability. The closest technical solution to this invention is a two-channel storage device containing two control units and two memory units, each of which consists of a storage unit with a control unit and an information unit, an address allocator, an address register, an And element and a group. And elements, the address buses of the accumulator are connected to the outputs of the address decoder connected to the outputs of the address register, the arshins of the information part of the accumulator are connected to the inputs of the control unit, the second inputs of which are connected to the bus the control part of the second accumulator, the outputs of the control units are connected to the corresponding inputs of the element I connected to the control input of the group of elements I, whose information inputs are connected to the buses of the information parts of the wallpaper-x drives, the outputs of the group of elements I are the outputs of the memory device whose inputs connected in parallel to the inputs of the address registers of both memory blocks 2. The disadvantages of the known devices are low reliability, since it does not allow replacing the defective memory cell and also the fact that this device cannot be used for several external units simultaneously operating, measuring different addresses from each other, which limits the scope of its application. The purpose of the invention is to expand the field of application of the device by ensuring its simultaneous operation with external devices with different frequencies, as well as increasing the reliability of the device. The goal is achieved by the fact that in a dual-channel memory device containing control units, the first element is AND and memory blocks, each of which consists of a drive, an address decoder and an address register, and the address inputs of the first and second drives are connected respectively to the outputs of the first and second address decoders, whose inputs are connected respectively to the outputs of the first address register and to the outputs of the second address register, the control inputs of the first and BTopofo address registers are, respectively, the second and second address inputs of the device, the second AND element, the switches and the NOT elements are entered, the outputs of the first switch are connected to the inputs of the first address register, and the first and second inputs are respectively to the second and to the first inputs of the second switch, whose outputs are connected to the inputs the second address register, the information outputs of the first accumulator are connected to one of the information inputs of the third and fourth switches, the other information inputs of which are connected to the information outputs of the second memory the bodies, the control outputs of which are connected to one of the control inputs of the third and fourth switches, the other control inputs, which are connected to the control outputs of the first storage device, the control inputs of the first and fourth switches, are connected to the output of the first element I, the first input of which is connected to the output the first element is NOT, the control inputs of the second and third switches are connected to the output of the second element I, the first input of which is connected to the output of the element NO, the first and second outputs of the third switch pa connected to the inputs of the first control unit, the output of which is connected to the input of the second element NOT, the first and second outputs of the fourth switch are connected to the inputs of the second control unit, the output of which is connected to the input of the second element NOT, the first input of the first switch, the first output of the third switch, the second the input of the first element And the output of the first control unit are respectively the information input and output and the control input and output of the first channel of the device, the first input of the second switch and the first output The fourth switch, the second input of the second element And the output of the second control unit are respectively the information input and output and the control input and output of the second channel of the device. The drawing shows the functional scheme of the device. The device contains the first memory block 1, the state of the first storage unit 2 with the control part 3 and the information part 4, the first address decoder 5 and the first address register B with the control input 7, the first control unit 8, the second memory unit 9, of the second accumulator 10 with the control part 11 and the information part 12, the second address decoder 13 and the second register 14 address with the control input: 15, the second control unit 16, the first 17 and second 18 switches intended for switching addresses, tiy 19 and fourth 20 switches designed for co-output signals, the first 21 and second 22 elements are AND the first 23 and second 24 elements are NOT. In the drawing, informational 25 and 26 and control 27 and 26 device inputs, informational 29 and 30, and control 31 and 32 output are indicated; Drives 2 and 10 are identical. The device works as follows. In the initial state with Hcnpaatod, channels 33 and 34 of the device, the inputs of registers 6 and 14 through coco stators 1 and 18 are connected respectively to inputs 25 and 26 of the device, and the outputs of drive 2 and 10 are connected via switches 19 and 20 respectively to outputs 29 and 30 and through blocks 8 and 16. to plots 31 and 32. In this case, each of channels 33 and 34 works by itself on its external devices. At the same time, the specified word with information and data is selected at the addresses received at inputs 25 (or 26), from accumulator 2 (10) control signals which, having passed through the switch; .tor 19 (20), goes directly to the outputs 29 (30) and through block 8 (; 1b) to the outputs 31 (32) of the device connected to the input of the corresponding external device. Blocks 8 and 16 in this case: e produce signals that characterize the serviceability of the channels 33 and 34 of the device. In case of malfunctioning, for example, the first 33 (or the second 34) ke (at the device output 31 (32), an error signal is generated that fixes the address at the input 25 (26) of the faulty channel 33 (34) and allows the formation of the signal BP 1I free. at input 28 (or signal of BP 1 free. - at input 2). If there is a signal at input 28 (27), the fixed address from input 25 (26) is received; through switch 18 (17) to inputs of register 14 (6) the address from the accumulator 10 (2) is selected with the necessary information and transmitted through the chemimutator 19 (20) to the outputs 29 (30) of the memory device No information from the outputs 30 (29) and 32 (31) is used, since at this moment the signal of the power supply is released - at the input 2B or BP1CBO 6. - at the input 27), At the output 31 2) the error signal is not present, which unlocks the address at input 25 (26) and blocks the formation of the signal BP 1 free. at input 28 or signal BP 1 its. - at the input 27), after which the channels 33 and 34 again operate independently, each 1 to its own device. Thus, the device application area is expanded due to its possible use for two simultaneously working external devices with different addressing, as well as the device reliability increases due to ensuring that any of the faulty cells can be replaced with a working cell from another one that is not working at the moment of the channel. ..