SU843249A1 - Делитель частоты - Google Patents

Делитель частоты Download PDF

Info

Publication number
SU843249A1
SU843249A1 SU792809167A SU2809167A SU843249A1 SU 843249 A1 SU843249 A1 SU 843249A1 SU 792809167 A SU792809167 A SU 792809167A SU 2809167 A SU2809167 A SU 2809167A SU 843249 A1 SU843249 A1 SU 843249A1
Authority
SU
USSR - Soviet Union
Prior art keywords
outputs
trigger
flip
input
flop
Prior art date
Application number
SU792809167A
Other languages
English (en)
Inventor
Михаил Иосифович Перхоменко
Original Assignee
Предприятие П/Я А-1001
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я А-1001 filed Critical Предприятие П/Я А-1001
Priority to SU792809167A priority Critical patent/SU843249A1/ru
Application granted granted Critical
Publication of SU843249A1 publication Critical patent/SU843249A1/ru

Links

Landscapes

  • Manipulation Of Pulses (AREA)

Description

(54) ДЕЛИТЕЛЬ ЧАСТОТЫ
I
Изобретение относитс  к радиотехнике и может быть применено в устройствах делени  частоты и формировани  тактовых сеток в системах автоматики и вычислительной техники.
Известно устройство, содержащее регистр, разр ды которого соединены со сборкой, подключенный выходом к элементу запрета на входе регистра другой вход элемента запрета подключен к шине входной частоты С 1J.
Недостатком этого устройства  вл етс  сложность и, кроме того, выходные сигналы его равны по длительности периоду входной частоты или кратны ему.
Известно тшсже устройство, содержвщее последовательно соединенные D-триггеры, элемент совпадени , выход которого подключен к 2 -входу первого триггера, элемент задержки, вход которого подключен к входной шине и элементы 2И-2ШШ-НЕ, одни входы которых соединены с выходами
ЭТОГО триггера, а другие - с выходами элемента задержки 2 .
Недостатком устройства также  вл етс  сложность.
Цель изобретени  - упрощение устройства .
Поставленна  цель .достигаетс  тем, что в делителе частоты, содержащем последовательно соединенные В-триггеры , элемент совпадени , вход которого подключен к выходам четных триггеров, выход - к В-входу первого триггера, элемент задержки, вход которого подключен к входной шине, а выходы - к двум элементам 2И-2ИЛИ-НЕ,

Claims (2)

  1. 5 выходы которых подключены к тактирующим входам двух последних триггеров , а остальные входы элементов 2И-2ИЛИ-НЕ подключены к выходам соответствующих триггеров, выход каждо0 го /V -ого триггера подключен к 5 -входу (N-2)-oro триггера, где N- целое число больше двух, а выходы элемента задержки подключены к -гпктирую щим входам триггеров за исключением двух последних. На фиг.1 представлена схема делит л  частоты на 6 с рассто ни ми между соседними тактовыми импульсами,равны ми 3/4 периода входной частоты, и длительностью тактовых импульсов, равной 1,5 периода входнойчастоты; на фиг.2 - временна  диаграмма работы этого делител . Устройство содержит D-триггеры 1,2,3,4,5 и 6, последовательно соединенные , выходы 2,4 и 6 подключены к элементу 7 совпадени , выход котор го подключен к 13 Входу триггера 1, пр мые и инверсные выходы, а также тактирующие входы триггеров 5 и 6, подключенные соответственно ко входа и выходам элементов 2И-2ИЛИ-НЕ 8   9 другие входы которых подключены к вы ходам элемента задержки 10, выходы элемента задержки 10 подключены к тактирующим входам D-триггеров 1,2,3 и 4. Выход 6 триггера подключен к S-входу триггера 4,триггера 5 к S-входу триггера 3, триггера 4 к S-ВХОДУ триггера 2, а выход триггера 3 - к S-входу триггера 1. На фиг.2 представлены временные диаграммы делител  на 6, где 11... 14 сигналы на выходе элемента задержки 10, 15-18,- 20 и 22 - сигналы на выходах О -триггеров Д1.. ..Д6, 19 и 21 -/сигналы на выходах элементов 2И-2ИЛИ-НЕ 8 и 9, 23 - сигнал на выходе элемента совпадени  7. Устройство работает следующим образом... Предположим, что В-триггеры 1...6 наход тс  в единичном состо нии, элемент совпадени  7 соответственно в нулевом. При поступлении тактового импульса 11 с элемента задержки 10 D-триггвр 1 переходит из едини ного в нулевое состо ние D-триггер 2переходит в нулевое состо ние при поступлении тактового импульса 14 и пе еводит cxei-ty совпадени  7 из нуле вого в единичное состо ние. Аналогич ным образом переключаютс  О-триггер 3и 4. Сигналы отрицателной пол рности на выходах этих триггеров пер 94 вод т триггеры I и 2 в единичное состо ние. Сигналы CI, С2 на выходах элементов 2И-2ИЛИ-НЕ 8 и 9 подтверждают состо ние D-триггеров 5 и 6. В момент, когда Р-триггер 4 находитс  в нулевом состо нии, на выходе элемента 2И-2ШШ-ЙЕ 8 при поступлении сигнала 11 вырабатываетс  сигнал, который переводит D-триггер 5 из единичного в нулевое состо ние,сигнал на выходе этого триггера переводит D-триггер 3 в единичное состо ние . Аналогичным образом происходит переключение D-триггера 6 и установка D-триггера 4 в единичное состо ние , Яри переключении D-триггера 6 в единичное состо ние элемент совпадени  7 переходит в нулевое состо ние, которое переведет D-триггер I п|Ш поступлении тактового импульса П в нулевое состо ние, и весь щккл повтор етс  снова. Формула изобретени  Делитель частоты, содержащий последовательно соединенные D-триггеры, элемент совпадени , вход которого подключенК выходам четных триггеров вькод - к О-входу первого триггера, элемент задержки, вход которого подключен к входной шине, а выходы к двум элементам 2И-2ИЛИ-НЕ, выходы которых подключены к тактирующим входам двух последних триггеров, а остальные входы элементов 2И-2ИЛИ-НЕ подключены к выходам соответствующих триггеров, о т л и ч а ю щ и и с  . тем, что, с целью упрощени , выход каждого N-oro триггера подключен к S-входу (N-2)-pro триггера, где N - целоеччисло больше двух, а выходы элемента задержки подключены к тактирующим входам триггеров за исключением двух последних. Источники информации, рин тые во взимание при экспертизе 1.Авторское свидетельство СССР 190419, кл Н 03 К 23/00,30.11.65,
  2. 2.Авторское свидетельство СССР 563727, кл. Н 03 К 23/02, 31.03.75.
    23
SU792809167A 1979-08-16 1979-08-16 Делитель частоты SU843249A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU792809167A SU843249A1 (ru) 1979-08-16 1979-08-16 Делитель частоты

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU792809167A SU843249A1 (ru) 1979-08-16 1979-08-16 Делитель частоты

Publications (1)

Publication Number Publication Date
SU843249A1 true SU843249A1 (ru) 1981-06-30

Family

ID=20846092

Family Applications (1)

Application Number Title Priority Date Filing Date
SU792809167A SU843249A1 (ru) 1979-08-16 1979-08-16 Делитель частоты

Country Status (1)

Country Link
SU (1) SU843249A1 (ru)

Similar Documents

Publication Publication Date Title
SU843249A1 (ru) Делитель частоты
SU864527A1 (ru) Устройство задержки импульсов
SU790304A1 (ru) Коммутатор
SU1145471A1 (ru) Устройство тактовой синхронизации
SU743036A1 (ru) Устройство сдвига цифровой информации
SU1190520A1 (ru) Синхронный счетчик
SU438103A1 (ru) Временной дискриминатор
SU970634A1 (ru) Фазовый дискриминатор
SU790231A1 (ru) Устройство контрол импульсных последовательностей
SU840902A1 (ru) Вычислительное устройство
SU809524A1 (ru) Устройство дл формировани импульсовРАзНОСТНОй чАСТОТы
SU744622A1 (ru) Устройство дл определени отклонени частоты импульсной последовательности от заданной
SU1132368A1 (ru) Делитель частоты с нечетным коэффициентом делени (его варианты)
SU684710A1 (ru) Фазоимпульсный преобразователь
SU1056469A1 (ru) Делитель частоты следовани импульсов
SU432478A1 (ru) Устройство длявоспроизведения сигналовимпульсных
SU1533001A1 (ru) Делитель частоты
SU903865A1 (ru) Управл емый арифметический модуль
SU1734199A1 (ru) Устройство синхронизации импульсов
SU924704A1 (ru) Устройство дл возведени в куб
SU1277387A2 (ru) Делитель частоты следовани импульсов
SU425177A1 (ru)
SU750566A1 (ru) Регистр сдвига
SU663094A1 (ru) Устройство дл задержки импульсов
SU1256199A2 (ru) Делитель частоты на три