SU832758A1 - Устройство тактовой синхрониза-ции - Google Patents

Description

(54) УСТРОЙСТВО ТАКТОВОЙ СИНХРОНИЗАЦИИ

1

Изобретение относитс  к радиотехнике и может использоватьс  в системах передачи и обработки дискретной информации.

Известно устройство тактовой син хронизации, содержащее на входе фазовый детектор, выход которого соединен через усредн ющий блок с первым управл ющим входом первого блока пам ти , последовательно соединенные задающий генератор, первый делитель частоты, формирователь сигналов фазовых зон и последовательно соединенные первый блок пам ти, дешифратор, элемент ИЛИ, выход которого соединен .со вторьгм входом фазового детектора, управл ющий вход формировател  сигналов фазовых зон подключен к информационному входу, управл ющие входы де шифратора соединены с соответствующими выходами первого делител  частоты П .

Однако известное устройство имеет низкую помехоустойчивость.

Цель изобретени  - повышение помехоустойчивости .

Поставленна  цель достигаетс  тем, что в устройство тактовой синхронизации , содержащее на входе фазовый детектор, выход которого соединен через усредн ющий блок с первым управл ющим входом первого блока пап ти , последовательно соединенные задающий генератор, первый делитель частоты , формирователь сигналов фазовых зон и последовательно соединенные первый блок пам ти, дешифратор, злемент ИЛИ, выход которого соединен со вторым входом фазового детектора, управл ющий вход формировател  сигналов фазовых зон подключен к информационному входу, .управл ющие входы дешифратора соединены с соответствующими выходами первого делител  частоты, введены коммутатор, анализатор фазовой расстройки, вторые делитель час- тоты и блок пам ти, при этом управл ющий вход второго блока пам ти через

второй делитель частоты соединен па;раллелъно первому делителю частоты ;с выходом зададощего генератора, перва  группа информационных входов коммутатора параллельно информационным входам второго блока пам ти соединена с выходами формировател  сигналов фазовых зон, втора  группа информаци онных входов коммутатора соединена с информационными выходами второго блок.1 пам ти, первый управл ющий вхо коммутатора соединен с первым выхо .дом анализатора фазовой расстройки,, группа выходов коммутатора подсоединена ко входам первого блока пам ти, .вход анализатора фазовой расстройки подключен параллельно входу усредн ющего блока к выходу фазового детектора , а второй выход анализатора фазовой расстройки соедицен со вторьм управл ющим входом первого блока пам ти , причем выход усредн ющего блока подключен к второму управл ющему входу коммутатора.

На чертеже представлена структурна  электрическа  схема предЛагаемо- го устройства.

Устройство тактовой синхронизации содержит фазовый детектор 1, усредн ющий блок 2, анализатор 3 фазовой расстройки, задающий генератор 4, первый и второй делители частоты 5 и б, соответственно, формирователь 7 сигналов фазовых зон, первый и второй блоки пам ти 8 и 9, соответственно , коммутатор 10, дешифратор 11, элемент ИЛИ 12.

Устройство работает следующим образом .

При канале хорошего качества (слабый уровень помех) в установившемс  режиме сигналы УС и Псинфазны, фазовый детектор 1 регистрирует отсутствие рассогласовани , с выходов усредн ющего блока 2 и анализатора 3 фазовой расстройки доступают сигналы, по которым первый блок 8 пам ти через коммутатор 10 подключен к формирователю 7 и находитс  в режиме запрета записи информации, т. е, в режиме хранени  информации, при этом фаза колебанийид1,|« остаетс  неизменной . При плавном расхождении по фазе колебаний DC ии0(| фазовый детектор 1 вырабатывает соответствующий сигнал, от которого срабатывает усредн ющий блок 2, с выхода которого поступает сигнал, обеспечивающий подключение первого блока 8 пам ти через коммутатор 10 к формирователю 7, а также

сигнал, разрешающий запись информации . Код с выхода формировател  7 через коммутатор 10 записываетс  в первый блок8 пам ти, при зтом создают-, с  услови  дл  по влени  сигнала на том выходе дешифратора 11, при котором сигнал на выходе устройства синфазен с входным. В результате устройство переходит в режим удержани  до нового плавного рассогласовани .

При воздействии помех монотонность сигнала на выходе фазового детектора 1 маловеро тна, поэтому срабатывает, как правило, усредн ющий блок 2. Однако при этом с большой веро тностью возможна неправильна  прив зка сигнала ис к фазовой зоне, обеспечиваема  формирователем 7. Учитыва  большой процент импульсных помех в проводных каналах св зи,.наличие селективных замираний в радиоканалах, часты ситуации , при которых под воздействием помехи усредн ющий блок 2 вьщает сигнал расстройки, в результате чего записывать в блок 8 пам ти номер фазовой зоны, в которую попадает фронт сигнала DC нельз , так как с болыпой веро тностью фронт сдвинут под воздействием помех. Поэтому при срабатывании усредн ющего блока 2 сигналом от данного блока по управл ющим входам коммутатора 10 и первого блока 8 пам ти первый из них подключает формирователь 7 к блоку 8 пам ти через второй блок 9 пам ти, и первый блок 8 пам ти переходит в режим записи информации, котора  с более высокой веро тностью отображает истинное положение фронта сигнала UQ в одной из фазовых зон, так как это положение записано раньше, когда веро тность смещени  фронтов сигнала DC бьша меньшей. Применительно к канаду с малым уровнем помех и медленным. изменением фазы входного сигнала это замедление практически не сказываетс .

При воздействии помех более веро тной  вл етс  вьщача фазовым детек .тором 1 нерегул рного по знаку и величине значени  фазовой расстройки, поэтому в этих ситуаци х более веро тным ,  вл етс  срабатывание усредн ющего .блока 2, чем анализатора 3 фазовой расстройки.

Claims (1)

1. При доплеровском искажении частоты входного сигнала Uc быстрее сраба тьшает анализатор 3, так как фазова  расстройка в этом случае монотонна по знаку и быстро увеличиваетс . Наличие в этом случае только усредн ющего блока 2 с его инерционностью создавало бы услови  дл  сбо  тактовой синхронизации, пропуска тактовj и следовательноJ услови  дл  сбо  цикловой синхронизации оконечных уст ройств. Менее инерционный анализатор 3 фазовой расстройки обеспечивает более быструю подстройку тактовой частоты , котора  достигаетс  тем, что сигналом по соответствующему управл ющему входу коммутатора 10 последНИИ подключает первый блок 8 пам ти непосредственно к формирователю 7, а сигналом, передаваемым по управл юще му выходу анализатора 3, подключенно му к управл ющему входу первого блок 8 пам ти, последний nepexojctHT в режи записи информации. В остальном работа происходит пор дком, рпнсанным дл случа  канала св зи со слабым уровнем помех. Применение предлагаемого устройства тактовой синхронизации обеспечи вает увеличение числа типов каналов св зи, по которым оно может успешно работать. Возможность использовани  устройства в каналах с шумами и с доплеровскими искажени ми особенно ценна с точки зрени  размещени  устройств обработки дискретной информации на подвижных объектах. . Формула изобретени  Устройство тактовой синхронизации содержащее на входе фазовый детектор выход которого соединен через усредн ющий блек с первым управл ющим вхо дом первого блока пам ти, последйва |ельно соединенные задающий генератор , первый делитель частоты, форьшрователь сигналов фтовых зон и последовательно соединенные первый блок пам ти, дешифратор, элемент И1Ш, выход которого соединен со вторым входом фазового детектора, управл ющий вход формировател  сигналов фазовых зон подключен к информационному вхоКУ , управл к цие входы дешифратора соединены с соответствующими выходами первого делител  частоты, отличающеес  тем, что, с целью порьш1ени  помехоустойчивости, введены коммутатор, анализатор фазовой расстройки , вторые делитель частоты и блок пам ти, при этом управл кмций вход второго блока пам ти .через второй делитель частоты соединен параллельно первому делителю частоты с выходом задающего генератора, перва  группа информационных входов коммутатора параллельно информационным входам второго блока пам ти соединена с выходами формировател  сигналов фазовых зон, втора  группа информационных входов коммутатора соединена с информационными выходами второго блока пам ти, первый управл ющий вход коммутатора соединен с первым выходом анализатора фазовой расстройки, группа выходов коммутатора подсоединена ко входам первого блока пам ти, вход анализатора фазовой расстройки подключен параллельно, входу усредн ющего блока к выходу фазового детектора, а .второй выход анализатора 4азовой расстройки соединен со вторым управл ющим входом первого .блока пам ти, причем выход усредн нмдего блока подключен к второму управл ющему входу коммутатора . Источ1ники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР № 59459А, кл. Н 04 L 7/02, 1978 (про-чадтип ).