SU1169184A1

SU1169184A1 - Устройство синхронизаций

Info

Publication number: SU1169184A1
Application number: SU833594810A
Authority: SU
Inventors: Sergej G Vorobev; Vasilij K Steklov; Galina D Sozonnik
Original assignee: Od Elektrotech I Svynaut
Priority date: 1983-05-20
Filing date: 1983-05-20
Publication date: 1985-07-23

Description

Изобретение относится к технике электросвязи и может быть использовано в приемниках дискретной информации для фазовой автсподстройки синхронизирующих колебаний.

Цель изобретения - расширение полосы удержания и повышение точности синхронизации.

На фиг.1 приведена структурная электрическая схема устройства синхронизации; на фиг. 2 - структурная электрическая схема анализатора входной частоты.

Устройство синхронизации содержит анализатор 1 частоты входного сигнала, дополнительный управляемый делитель 2 частоты, частотный дискриминатор. 3, фазовый дискриминатор 4, генератор 5, первый управляемый делитель 6 частоты, второй управляемый делитель 7 частоты.

Анализатор частоты входного сигнала содержит делители 8-10 частоты, счетчик 11 импульсов, дополнительные счетчики 12-14, дешифратор 15.

Устройство синхронизации работает следующим образом.

Входной импульсный сигнал поступает на анализатор 1, дополнительный управляемый делитель 2 и фазовый дискриминатор 4 (фиг. 1).

Если частота следования импульсов входного сигнала не выходит за пределы рабочего диапазона частотного дискриминатора 3, то сигнал на управляющем входе дополнительного управляемого делителя 2 отсутствует, в результате чего его коэффициент деления составляет 1. При этом входной импульсный сигнал без изменения проходит через дополнительный управляемый делитель 2 и поступает на второй вход частотного дискриминатора 3, на первый вход которого следуют импульсы с выхода генератора 5. На выходе частотного дискриминатора 3 образуется цифровой код у(£_р> ), пропорциональный входной частоте, который изменяет коэффициент деления первого управляемого делителя 6 таким образом, чтобы частота следования выходных импульсов равнялась частоте входных с точностью до ошибки квантования частотного дискриминатора 3.

Сигнал с выхода первого управляемого делителя 6 поступает на тактовый вход второго управляемого де69184 2

лйтеля 7, на управляющий вход которого следует сигнал с выхода фазового дискриминатора 4. При этом замкнутый контур, состоящий

5 из фазового дискриминатора 4 и второго управляемого делителя 7, осуществляет фазовую автоподстройку колебания, выработанного генератором 5 и прошедшего через первый и вто1® рой управляемые делители 6 и 7, в

соответствии с фазой импульсов входного сигнала.

Если частота следования импульсов входного сигнала превышает макси15 мальную допустимую рабочую частоту частотного дискриминатора 3, то анализатор 1 определяет величину этого превышения и вырабатывает управляющий сигнал, который изменяет

20 коэффициент деления дополнительного управляемого делителя 2 таким образом, что частота следования импульсов на его выходе всегда находится в рабочей полосе частотного дискрими25 натора 3. При этом сигнал управления на выходе частотного дискриминатора 3 пропорционален входной частоте (ί_βχ) и коэффициенту деления дополнительного управляемого делителя

30 2, в результате чего обеспечивается

высокая точность фазовой автоподстройки выходного сигнала, осуществляемой указанным замкнутым контуром (состоящим из фазового дискриминато35 ра 4 и второго управляемого делителя 7).

Анализатор 1 (фиг. 2) состоит из четырех каналов, образованных соответственно счетчиком 11 и цепями,

40 состоящими из последовательно соединенных делителей 8-10 частоты и допол нительных счетчиков 12-14.

Коэффициенты деления делителей 810 частоты составляют соответственно

4₅ η_δ = 9; п, = 81 и п₎₀ = 729.

Первый канал определяет истинную

частоту следования импульсов входного сигнала, а второй, третий и четвертый - деленную на соответствующую

50 величину.

Появление сигнала на выходе первого канала (на выходе счетчика 11) свидетельствует о выходе входной частоты за пределы рабочего диапазона

55 частотного дискриминатора 3. Комбинации сигналов на выходах каналов соответствует определенный частотный диапазон, ширина которого равна поло.)

I 169184

4

се частотного дискриминатора 3, Дешиф· ратор 15 расшифровывает эту комбинацию и формирует соответствующий управляющий сигнал для необходимого изменения коэффициента деления дополнительного управляемого делителя 2. Для предложенного устройства синхронизации ширина рабочего диапазона частотного дискриминатора составляет ьР = 3333 Гц.

Таким образом, в предложенном устройстве синхронизации по сравнению с известным расширяется полоса удержания и повышается точность синхронизации.

Λ/ί 1

	11	->

—> ί	ч*	!?
			15
—> 3
э ю -

Фиг ΐ

Claims

1. УСТРОЙСТВО СИНХРОНИЗАЦИЙ, содержащее последовательно соединенные генератор, частотный дискриминатор и первый и второй управляемые делители частоты, а также фазовый дискриминатор,, выход которого подсоединен к управляющему входу второго управляемого делителя частоты, причем первый вход фазового дискриминатора является входом устройства, отличающееся тем, что, с целью расширения полосы удержания и повышения точности синхронизации, в него введены последовательно соединенные анализатор частоты входного сигнала и дополнительный управляемый делитель частоты, выход генератора подсоединен к объединенным тактовым входам анализатора частоты входного сигнала и первого управляемого делителя частоты, выход дополнительного управляемого

делителя частоты подсоединен к второму входу частотного дискриминатора, выход второго управляемого делителя частоты подсоединен к второму входу фазового дискриминатора, информационный вход анализатора частоты входного сигнала и тактовый вход дополнительного управляемого делителя частоты подключены к первому входу фазового дискриминатора, причем выход фазового дискриминатора является выходом устройства.

2. Устройство по п. 1, о г л и чающееся тем, что анализатор частоты входного сигнала содержит последовательно соединенные счетчик импульсов и дешифратор, а также ценп, состоящие из последовательно соединенных делителей частоты и дополнительных счетчиков импульсов, при этом выходы дополнительных счетчиков импульсов подсоединены к соответствующим входам дешифратора, входы делителей частоты и информационный вход счетчика импульсов объединены и являются информационным входом анализатора входной частоты, объединенные тактовые входы счетчика импульсов и дополнительных счетчиков импульсов являются тактовым входом анализатора частоты входного сигнала, а выход дешифратора является выходом анализатора частоты входного сигнала.

(О

1

11