SU756482A1 - ЯЧЕЙКА ПАМЯТИ ДЛЯ РЕГИСТРА СДВИГА1 " - Google Patents
ЯЧЕЙКА ПАМЯТИ ДЛЯ РЕГИСТРА СДВИГА1 " Download PDFInfo
- Publication number
- SU756482A1 SU756482A1 SU782672062A SU2672062A SU756482A1 SU 756482 A1 SU756482 A1 SU 756482A1 SU 782672062 A SU782672062 A SU 782672062A SU 2672062 A SU2672062 A SU 2672062A SU 756482 A1 SU756482 A1 SU 756482A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- transistor
- bus
- emitter
- transistors
- base
- Prior art date
Links
Landscapes
- Static Random-Access Memory (AREA)
Description
Изобретение относится к вычислительной технике, а именно к микроэлектронным регистрам сдвига.
Известен микроэлектронный регистр сдвига, который построен на транзисторах, не содержит резисторов на кристалле и имеет низкую потребляемую мощность £ΐ^ .
Недостатком этого регистра является низкое быстродействие и большая площадь, занимаемая на кристалле микросхемы.
Наиболее близким по технической сущности является двухтактный квазистатический регистр сдвига, который содержит триггеры нап-р-п ключевых ир-П-р токозадающих транзисторах, причем эмиттеры ключевых и базы токозадающих транзисторов соединены с шиной нулевого потенциала, коллекторы р-п-р токозадающих транзисторов соединены с соответствующими базами п-р-п ключевых транзисторов, а эмиттеры соответствующих р-П-р токозадающих транзисторов соединены с первой и второй тактовыми шинами. Входные шины соединены с базами соответствующих П -р-П ключевых транзисторов, а выходные шины соединены с коллек2
торами соответствующих п-р-п ключевых транзисторов [2^ .
Недостатком этого регистра является низкое быстродействие, обусловленное значительной суммарной емкостью р -П-р переходов структур регистра .
Цель изобретения — повышение быстродействия ячейки памяти за счет уменьшения емкости р-П переходов структуры ячейки.
Поставленная цель достигается тем, что в ячейку памяти для регистра сдвига, содержащую первыйп -р-П транзистор, эмиттер которого соединен с базой первого р-п-р транзистора и с шиной нулевого потенциала, коллектор первого р-п-р транзистора подключен к базе первогоП-р-п транзистора, эмиттер первогор -П-р транзистора соединен с шиной питания и тактовые шины, введены второй п-р-п транзистор и второй и третий р-п-р транзисторы, базы которых соответственно подключены к тактовым шинам, эмиттер второго р-П-р транзистора подсоединен ко входу ячейки памяти, а коллектор — к базе второгоП -р-П транзистора, эмиттер которого соединен с первой
756482
тактовой шиной, коллектор второго П-р-η транзистора подсоединен к базе первого П-р-П транзистора, коллектор которого соединен с выходом ячейки памяти и коллектором третьего р-п-р транзистора, эмиттер которого соединен с шиной питания.
На чертеже представлена электрическая схема предложенной ячейки памяти для регистра сдвига.
Она содержит П-р-п транзисторы. 1 Зл 2, р-п-р транзисторы 3-5, шину б
нулевого потенциала, шину 7 питания,
• вход 8 ячейки памяти и выход 9 ячейки памяти, тактовые шины 10 и 11, емкость эмиттерно-базового перехода р-П перехода 12 транзистора 2, выходной транзистор предыдущего разряда 13, входной транзистор последующего разряда 14.
Устройство работает следующим образом.
Напряжение питания Ей равно? падению напряжения на эмиттерно-базовом р-П переходе транзистора 3 и составляет 0,5—1,08 В, напряжения тактовых импульсов составляют 0,05—0,1 В.
При отсутствии тактового импульса (потенциал шины 10 равен потенциалу шины 6) осуществляется установление транзистора 2 в соответствии с сигналом входа 8.
Если входной потенциал фиксируется на уровне, близком к потенциалу шины нулевого потенциала 6, то ток от ши- ны 7 питания через транзистор 13 предыдущего разряда (ячейки) регистра отводится в шину 8 и токозадающий транзистор 4 не проводит ток. Тогда транзистор 2 закрыт и емкость 12 разряжена. Через транзистор 3 от шины 7 питания в базу транзистора 1 подается ток и транзистор 1 насыщается, при этом потенциал коллектора транзистора 5, эмиттер транзистора 14 следующего разряда (ячейки) регистра и выхода 9 снижается примерно до уровня потенциала шины 6.
При подаче тактового импульса на шину 10 и снижении потенциала тактовой шины 11 до потенциала шины 6 осуществляется хранение информации на емкости 12 и в транзисторе 2 и выдача информации через транзисторы 5,
14 в следующий разряд (ячейки) регистра. В рассмотренном выше случае (при нулевом входном сигнале) емкость 12 разряжена, состояние транзисторов 1 и 2 не изменяются и ток от шины питания 7 через транзисторы 5 и 1 отводится на шину 6, при этом транзистор 14 заперт, на его эмиттере нулевой сигнал.
Если при отсутствии импульса на шине 10 ток от шины 8 не отводится, то ток от шины 7 через транзистора 13 и 4 подается в базу транзистора 2. Емкость 12 заряжается, а транэис'тор 2 отпирается. При этом на входной шине - потенциал, близкий к потенциалу шины 7 питания. Ток, поступающий от шины 7 через транзистор 3 к транзистору 1, отводится от базы транзистора 1 через насыщенный транзистор 2 на шину 10. Транзистор
1 закрыт.
Пр‘и подаче тактового импульса на шину 10 транзистор 13 запирается, но насыщенное состояние транзистора
2 поддерживается за счет разряда емкости 12 через его эмиттерно-базовую цепь. При этом транзистор 2 поддерживается в закрытом состоянии. В этот полупериод тактовых импульсов от шины 7 через транзисторы 3 и 14 ток поступает в следующий разряд (ячейки) регистра.
Таким образом в ячейке регистра осуществляется задержка информации на период тактовых импульсов.
Повышение быстродействия регистра, выполненного на предложенной ячейке памяти, обусловлено существенным уменьшением числа транзисторов и полупроводниковых областей в ячейке (разряде) регистра (5 транзисторов, 6 областей р-типа и 4 области η -типа вместо 12 транзисторов, 8 областей р-типа и 8 областей п-типа) . При уменьшении количества областей и транзисторов уменьшается суммарная емкость р-п-переходов ячей ки и повышается быстродействие - примерно в 2 раза.
Использование метода функциональной интеграции в конструкции, когда однородные электрически связанные области различных транзисторов совмещаются в одной полупроводниковой области, позволяет существенно умень шить площадь, занимаемую ячейкой памяти регистра (примерно в 2 раза по сравнению с прототипом).
Claims (1)
- Формула изобретенияЯчейка памяти для регистра сдвига содержащая первый П -р-п транзистор эмиттер которого соединен с базой первого р -п-р транзистора и с шиной нулевого потенциала, коллектор первого р-п-р транзистора подключен к базе первого η -р-п транзистора, эмиттер первого р -п-р транзистора соединен с шиной питания и тактовые шины, отличающаяся тем, что, с целью повышения быстродействия ячейки памяти за счет уменьшения емкости р-П переходов структуры ячейки, в него введены второйп -р-П транзистор, второй и третий р-п-р транзисторы, базы которых соответственно подключены к тактовым шинам, эмиттер второго р -п-р транзистора подсоединен ко входу ячейки памяти, а коллектор — к базе второгоп -р-п транзистора, эмиттер которого соединен с первой тактовой шиной, коллек57564826тор второго Л-р-п транзистора подсоединен к базе первогоП -р-П транзистора, коллектор которого соединен с выходом ячейки памяти и коллектором третьегор -Л-ртранзистора, эмиттер которого соединен с шиной питания. 5
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU782672062A SU756482A1 (ru) | 1978-10-11 | 1978-10-11 | ЯЧЕЙКА ПАМЯТИ ДЛЯ РЕГИСТРА СДВИГА1 " |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU782672062A SU756482A1 (ru) | 1978-10-11 | 1978-10-11 | ЯЧЕЙКА ПАМЯТИ ДЛЯ РЕГИСТРА СДВИГА1 " |
Publications (1)
Publication Number | Publication Date |
---|---|
SU756482A1 true SU756482A1 (ru) | 1980-08-15 |
Family
ID=20788513
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU782672062A SU756482A1 (ru) | 1978-10-11 | 1978-10-11 | ЯЧЕЙКА ПАМЯТИ ДЛЯ РЕГИСТРА СДВИГА1 " |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU756482A1 (ru) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104751769A (zh) * | 2013-12-25 | 2015-07-01 | 昆山工研院新型平板显示技术中心有限公司 | 扫描驱动器及使用该扫描驱动器的有机发光显示器 |
-
1978
- 1978-10-11 SU SU782672062A patent/SU756482A1/ru active
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104751769A (zh) * | 2013-12-25 | 2015-07-01 | 昆山工研院新型平板显示技术中心有限公司 | 扫描驱动器及使用该扫描驱动器的有机发光显示器 |
USRE48737E1 (en) | 2013-12-25 | 2021-09-14 | Kunshan New Flat Panel Display Technology Center Co., Ltd. | Scan driver and organic light-emitting display using same |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
Berger et al. | Merged-transistor logic (MTL)-A low-cost bipolar logic concept | |
SU756482A1 (ru) | ЯЧЕЙКА ПАМЯТИ ДЛЯ РЕГИСТРА СДВИГА1 " | |
US3575609A (en) | Two-phase ultra-fast micropower dynamic shift register | |
CA1090431A (en) | Integrated injection switching circuit | |
US4038565A (en) | Frequency divider using a charged coupled device | |
SU444249A1 (ru) | -Разр дный сдвигающий регистр | |
SU868836A1 (ru) | Ячейка пам ти дл регистра сдвига | |
US3740576A (en) | Dynamic logic interconnection | |
US3684903A (en) | Dynamic circuit arrangements | |
SU1026289A1 (ru) | Реверсивный мультивибратор | |
US3676863A (en) | Monolithic bipolar dynamic shift register | |
SU1320896A1 (ru) | Микромощный инвертор | |
Kasperkovitz | A 20-MHz pnpn shift register with current mirror coupling | |
SU1614104A1 (ru) | Формирователь импульсов | |
SU1173551A1 (ru) | Логический элемент | |
SU362488A1 (ru) | Пороговый элемент | |
SU1132345A1 (ru) | Многофазный генератор импульсов | |
SU1450100A1 (ru) | Транзисторный переключатель с защитой от перегрузок | |
SU479154A1 (ru) | Сдвигающий регистр с импульсным питанием | |
SU752491A1 (ru) | Ячейка пам ти дл регистра сдвига | |
SU1094150A1 (ru) | Преобразователь уровней | |
SU1261083A1 (ru) | Многостабильный триггер Богдановича | |
JP2729379B2 (ja) | 論理回路 | |
SU1138942A1 (ru) | Устройство согласовани | |
SU736222A1 (ru) | Микроэлектронна схема управлени |