SU756482A1 - ЯЧЕЙКА ПАМЯТИ ДЛЯ РЕГИСТРА СДВИГА1 " - Google Patents

Description

Изобретение относится к вычислительной технике, а именно к микроэлектронным регистрам сдвига.

Известен микроэлектронный регистр сдвига, который построен на транзисторах, не содержит резисторов на кристалле и имеет низкую потребляемую мощность £ΐ^ .

Недостатком этого регистра является низкое быстродействие и большая площадь, занимаемая на кристалле микросхемы.

Наиболее близким по технической сущности является двухтактный квазистатический регистр сдвига, который содержит триггеры нап-р-п ключевых ир-П-р токозадающих транзисторах, причем эмиттеры ключевых и базы токозадающих транзисторов соединены с шиной нулевого потенциала, коллекторы р-п-р токозадающих транзисторов соединены с соответствующими базами п-р-п ключевых транзисторов, а эмиттеры соответствующих р-П-р токозадающих транзисторов соединены с первой и второй тактовыми шинами. Входные шины соединены с базами соответствующих П -р-П ключевых транзисторов, а выходные шины соединены с коллек2

торами соответствующих п-р-п ключевых транзисторов [2^ .

Недостатком этого регистра является низкое быстродействие, обусловленное значительной суммарной емкостью р -П-р переходов структур регистра .

Цель изобретения — повышение быстродействия ячейки памяти за счет уменьшения емкости р-П переходов структуры ячейки.

Поставленная цель достигается тем, что в ячейку памяти для регистра сдвига, содержащую первыйп -р-П транзистор, эмиттер которого соединен с базой первого р-п-р транзистора и с шиной нулевого потенциала, коллектор первого р-п-р транзистора подключен к базе первогоП-р-п транзистора, эмиттер первогор -П-р транзистора соединен с шиной питания и тактовые шины, введены второй п-р-п транзистор и второй и третий р-п-р транзисторы, базы которых соответственно подключены к тактовым шинам, эмиттер второго р-П-р транзистора подсоединен ко входу ячейки памяти, а коллектор — к базе второгоП -р-П транзистора, эмиттер которого соединен с первой

756482

тактовой шиной, коллектор второго П-р-η транзистора подсоединен к базе первого П-р-П транзистора, коллектор которого соединен с выходом ячейки памяти и коллектором третьего р-п-р транзистора, эмиттер которого соединен с шиной питания.

На чертеже представлена электрическая схема предложенной ячейки памяти для регистра сдвига.

Она содержит П-р-п транзисторы. 1 Зл 2, р-п-р транзисторы 3-5, шину б

нулевого потенциала, шину 7 питания,

• вход 8 ячейки памяти и выход 9 ячейки памяти, тактовые шины 10 и 11, емкость эмиттерно-базового перехода р-П перехода 12 транзистора 2, выходной транзистор предыдущего разряда 13, входной транзистор последующего разряда 14.

Устройство работает следующим образом.

Напряжение питания Е_й равно? падению напряжения на эмиттерно-базовом р-П переходе транзистора 3 и составляет 0,5—1,08 В, напряжения тактовых импульсов составляют 0,05—0,1 В.

При отсутствии тактового импульса (потенциал шины 10 равен потенциалу шины 6) осуществляется установление транзистора 2 в соответствии с сигналом входа 8.

Если входной потенциал фиксируется на уровне, близком к потенциалу шины нулевого потенциала 6, то ток от ши- ны 7 питания через транзистор 13 предыдущего разряда (ячейки) регистра отводится в шину 8 и токозадающий транзистор 4 не проводит ток. Тогда транзистор 2 закрыт и емкость 12 разряжена. Через транзистор 3 от шины 7 питания в базу транзистора 1 подается ток и транзистор 1 насыщается, при этом потенциал коллектора транзистора 5, эмиттер транзистора 14 следующего разряда (ячейки) регистра и выхода 9 снижается примерно до уровня потенциала шины 6.

При подаче тактового импульса на шину 10 и снижении потенциала тактовой шины 11 до потенциала шины 6 осуществляется хранение информации на емкости 12 и в транзисторе 2 и выдача информации через транзисторы 5,

14 в следующий разряд (ячейки) регистра. В рассмотренном выше случае (при нулевом входном сигнале) емкость 12 разряжена, состояние транзисторов 1 и 2 не изменяются и ток от шины питания 7 через транзисторы 5 и 1 отводится на шину 6, при этом транзистор 14 заперт, на его эмиттере нулевой сигнал.

Если при отсутствии импульса на шине 10 ток от шины 8 не отводится, то ток от шины 7 через транзистора 13 и 4 подается в базу транзистора 2. Емкость 12 заряжается, а транэис'тор 2 отпирается. При этом на входной шине - потенциал, близкий к потенциалу шины 7 питания. Ток, поступающий от шины 7 через транзистор 3 к транзистору 1, отводится от базы транзистора 1 через насыщенный транзистор 2 на шину 10. Транзистор

1 закрыт.

Пр‘и подаче тактового импульса на шину 10 транзистор 13 запирается, но насыщенное состояние транзистора

2 поддерживается за счет разряда емкости 12 через его эмиттерно-базовую цепь. При этом транзистор 2 поддерживается в закрытом состоянии. В этот полупериод тактовых импульсов от шины 7 через транзисторы 3 и 14 ток поступает в следующий разряд (ячейки) регистра.

Таким образом в ячейке регистра осуществляется задержка информации на период тактовых импульсов.

Повышение быстродействия регистра, выполненного на предложенной ячейке памяти, обусловлено существенным уменьшением числа транзисторов и полупроводниковых областей в ячейке (разряде) регистра (5 транзисторов, 6 областей р-типа и 4 области η -типа вместо 12 транзисторов, 8 областей р-типа и 8 областей п-типа) . При уменьшении количества областей и транзисторов уменьшается суммарная емкость р-п-переходов ячей ки и повышается быстродействие - примерно в 2 раза.

Использование метода функциональной интеграции в конструкции, когда однородные электрически связанные области различных транзисторов совмещаются в одной полупроводниковой области, позволяет существенно умень шить площадь, занимаемую ячейкой памяти регистра (примерно в 2 раза по сравнению с прототипом).

Claims (1)

1. Формула изобретения

   Ячейка памяти для регистра сдвига содержащая первый П -р-п транзистор эмиттер которого соединен с базой первого р -п-р транзистора и с шиной нулевого потенциала, коллектор первого р-п-р транзистора подключен к базе первого η -р-п транзистора, эмиттер первого р -п-р транзистора соединен с шиной питания и тактовые шины, отличающаяся тем, что, с целью повышения быстродействия ячейки памяти за счет уменьшения емкости р-П переходов структуры ячейки, в него введены второйп -р-П транзистор, второй и третий р-п-р транзисторы, базы которых соответственно подключены к тактовым шинам, эмиттер второго р -п-р транзистора подсоединен ко входу ячейки памяти, а коллектор — к базе второгоп -р-п транзистора, эмиттер которого соединен с первой тактовой шиной, коллек5

   756482

   6

   тор второго Л-р-п транзистора подсоединен к базе первогоП -р-П транзистора, коллектор которого соединен с выходом ячейки памяти и коллектором третьегор -Л-ртранзистора, эмиттер которого соединен с шиной питания. 5