SU748417A1 - Многоканальное цифровое сглаживающее устройство - Google Patents

Description

Изобретение относитс  к вычислительной и измерительной .технике и .может быть использовано дл  сгл.ажив ни  и центрировани  случайных процессов .. Известно цифровое сглаживающее устройство, содержащее параллельный накапливающий сумматор, регистр формирователь тактов, обладает мало точностью сглаживани  и невысоким быстродействием Ij . Наиболее близким по технической сущности к предлагаемому  вл етс  устройство, содержащее формировател токов, а в каждом канале параллель ный накапливающий сумматор с узлом сдвига в каждом разр де, п-р р дный вход и (п+г) -разр дный выход , где г - число младших дополнительных разр дов в сумматоре 2 Процедура сглаживани  в каждом j -м канале устройства осуществл е с  за два такта, в соответствии с уравнением: V(.,,)/2, (1) где X - входна  текуща  дискрета сглаживаемой последователь ности. у,; - выходна  текуща  дискрета; j-(i,m)- номер канала, причем Первый такт -сложение, второй сдвиг полученного результата вправЪ на один разр д (осреднение), При вы .полнении последней операции возни .кает методическа  погрешность усечени  (отбрасывани ), имеюща от-, рицат.ельный знак, а её максимгшьное значение равно половине цены младшего разр да сумматора (-1/2) при нечетном результате сложени  и минимальное значение (0)при четном. Справедливо полага  возникновение четного и нечетного результата сложени  в сумматоре событием равноверо тным , погрешность усечени  можно считать независимой случайной переменной с равномерным распределением в области (О, -1/2) и средним значением ej -1/4. Дл  m канального устройства результирующа  погрешность усечени  составит: е -гп2 Дл  уменьшени  этой погрешности увеличивают разр дность сумматора каждого канала на г дополнительных

гл адыих разр дов (дл дробной части числа), что ведет к дополнительным аппаратурным затратам, а результирующа  ошибка усечени  в этом случае составит: - -()

:з)

Недостатки устройства - невысока  точность сглаживани , сравнительно большой объем оборудовани  и малое быстродействие.,

Цель предлагаемого изобретени  повышение быстродействи  и уменьшение средней величины методической погрешности вычислений.

Она достигаетс  тем, что в устройстве , содержащем.m, п - разр д-, ых комбинационных сумматоров, (л - 1)-разр дных регистра и форирователь импульсов, выходы котоого соединены соответственно с таковыми входами (п-Г)-разр дных регистров , перва  группа информационы входов, первого нз т, п - разр дных комбинационных сумматоров, крое старшего и младшего разр дов,  вл етс  группой входов устройства, группа выходов т-го из m(n-l)-раз дных регистров и BHxoii младше.горазр да т-го п-разр дногр комбинационного сумматора  вл етс  группой выходов устройства, при этом пер- . . ва  группа информацион.ных входов разр дов hro ( ,iii) n-разр дного комбинационного сумматора, кроме старшего и младшего разр дов, соединена соответственнр с группойвыходов ( i-1).-го ( i 2 , m) , (n- 1 ) разр дного регистра, причем втора  группа информационных входов разр дов i-ro { i-1,m), n-разр дного комбинационного сумматора, кроместаршего разр да , подключены соотвественно-к группе выходов i-ro ( i 1 , m) , (n-1) -разр дного регистра , вход формировател  импульсов  вл етс  тактовым входом устройства, втора  группа информационнь1х входОв Ж адшйх разр дбв т, п -разр дных комбинационных сумматоров подключены к источнику напр жени  логической 1, при этом группа 6fc3ходов разр дов -го { i-1,m), п-разр дного комбинационного сумматора, кроме младшего разр да, подключена к группе входов соответственно i ( ,m), (п -1 )-разр дного регистра . :

. 1 представлена блок-схема устройства; на фиг 2 - таблица и эпюры абсолютных погрешностей усечени  и добавлени .

Предлагаемое устройство содержит (фиг. 1) формирователь 1 с элементами 2 задержки, каналы 3, каждый из которых содержит п-разр дный комбинационный сумматор 4 и (п-1)-разр дный регистр 5, обра збванный двухтактным R5- или JK-триггерами; (п-2)-разр дный вход б, на который

поступает п-разр дный параллельный двоичный код текущей дискреты без учета двух младших разр дов; п-раз р дный выход 7, соединенный с (п-1) разр дным выходом регистра 5 и выходом младшего разр да сумматора 4 оконечного канала 3 устройства, управл ющий вход 8..

Работа устройства осуществл етс  за один такт (сложение) в соответствии с уравнением (1):

n-iii

(4) -п-

J

причем текущие значени  дискрет из (4).Xf,.j/2 и У. -/2 образуютс  при

переписи результата сложени  с сумматора 4 в регистр 5 без учета младшего разр да сумматора. Кроме того,

Ьри передаче кода г . с регисра 5 предьщущего канала на сумматор 4 последующего канала, на второй информационный вход первого младшег разр да сумматора (вместо выхода млшего разр да регистра) посто нно заведен высокий уровень напр жени  (лгическа  1), т.е. вводитс  погрешность дополнени  (по аналогии с усе 1ением) , имеюща , как и рассмотренна  выше погрешность усечени , веро тностный характер и равномерную плотность распределени  в диапазоне (-1/2, +1) со средним значением ёэ +1/4.

Динамика образовани  абсолютных погрешностей усечени  и добавлени  дл  трех младших разр дов (п 3) текущих дискрет приведена в таблице и графиках на фиг. 2.

Следовательно., на информационные входы сумматора каждого j -го ка«нала устройства поступает значение с- погрешностью и значение f,-i,d/ погрешностью При выполнении операции сложени  эти погрешности взаимно компенсируютс . Операци  сложени  в каждом последующем канале осуществл етс  с задержкой (с помощью элемента задержки 2) по отношению к предыдущему каналу на врем , равное или больше длительности тактирующего сигнала (строба) , поступающему на вход 8 формировател  тактов 1.

Claims (2)

1. Таким образом, образование позиционных кодов текущих дискрет Хг,у/2 и V..j,j/2 с помощью предложенной выше схемы коммутации сумматора 4 и регистра 5 ведет к упрощению устройства и упразднению операции сдвига вправо на один разр д, т.е. к повышению быстродействи  на один такт по сравнению с известным-, а введение на BTOpoifi информационный вход младшего разр да су1иматора каж дого канала значени  логической 1 позвол ет компенсировать методичесKyto погрешность усечени . Формула изобретени  Многоканальное цифровое сглажива ющее устройство, содержащее т, празр дных комбинационных сумматоров m(n-)-разр дных регистра к формиро ватель импульсов, выходы которого соединены соответственно с тактовыми вxoдa Q (п-1)-разр дных регистров , перва  группа информационных входовпервого из т, п-разр дных комбинационных сумматоров, кроме ст шего и младшего разр дов,  вл етс  группой входов устройства, группа выходов т-го из m(n-1)-разр дных регистров и выход младшего разр да т-го п-разр дного комбинационного сумматора  вл етс  группой выходов устройства, при этом перва  группа информационных входов разр дов, i-ro ( ,m) n-разр дного комбинационно го сумматора, кроме старшего и млад шего разр дов, соединена соответственно с группой выходов ( i-1)- го ( .т) , (-п-1 )-разр дного регистра,; причем втора  группа информационных входов разр дов i-ro ( i 1 ,m) , П-разр дногб комбинационного сумматора , кроме старшего разр да, подключены соответственно к группе выходов i-ro ( ,m), (n-1 )-разр дного регистра, вход формировател  импульсов  вл етс  тактовым входом устройства, отличающеес  тем, что, с целью повышени  быстродействи  и увеличени  точности, втора  группа информационных входов младших разр дов т, п-разр дных комбинационньЗх сумматоров подключены к источнику напр жени  логической 1, при этом группа выходов разр дов i-ro ( ,m), n-разр дного комбинационного .сумматора, кроме младшего разр да, подключена соответственно к группе входов i-ro ( , m) (п.-1 )-разр дного регистра. Источники информации, прин тые во внимание при экспертизе 1.Авторскоесвидетельство СССР № 356644, кл. G 06 F 7/38, 1969.
2. 2.Авторское свидетельство СССР № 377785, кл. G 06 F 15/32, 1970 (прототип).

   4 5 ff 0(6)