(54) ДВОИЧНО-ДЕСЯТИЧНОЕ ПЕРЕСЧЕТНОЕ УСТРОЙСТВО(54) BINARY DECIMAL RECURRENT DEVICE
Изобретение относитс к электронной и вычислительной технике и может, быть использова но в цифровых системах автоматического конт рол и управлени . Известно двоично-дес тичное пересчетное уст ройство, содержащее двоичный реверсивный счетчик 1. Недостатком этого пересчегного устройства вл етс относительно широка номенклатура используемых элементов, что снижает его надежность и ремонтопригодность. Известно также двоично-дес тичное пересчетное устройство, содержащее двоичный реверсивный счетчик, дешифратор и формирователь, счетный вход двоичного реверсивного счетчика соединен со счетным входом двоично-дес тичного пересчетного устройства, управл ющий вход которого соединен с управл ющим входом двоичного реверсивного счетчика, пр мые выходы второго и четвертого разр дов которого соединены с входами дещифратора, выход которого соединен с первым входом формировател , выход которого соединен с устанобочными входами второго и третьего разр дов двоичного реверсивного счетчика 2. Недостатком этото пересчетного устройства вл етс относительно низка надежность, что св зано с необходимостью использовани элементов задержки. Цель изобретени - повышение надежности устройства. Это достигаетс тем, что в двоично-дес тичное пересчетное устройство, содержащее двоичный реверсивный счетчик, дешифратор и формирователь счетный вход двоичного реверсивного счетчика соеданен со счетным входом двоично-дес тичного пересчетиого устройства, управл ющий вход которого соединен с управл ющим входом двоичного реверсивного счетчика , пр мые выходы второго и четвертого разр дов которого соединены с входами дешифратора , выход которого соединен с первым входом формировател , выход которого соединен с установочными входами второго и третьего разр дов двоичного реверсивного счетчика, дополнительно введен инвертор, всп могательный вход формировател соединен с 7 управл ющим входом двоично-дес тичного пересчетного устройства, счетный вход которого соединен с входом инвертора, выход которого соединен с дополнительным входом формировател вспомогательный выход которого соединен с установочными входами первого и четвертого разр дов двоичного ревер сивного счетчика, а формирователь содержит триггер и элемент И-НЕ, входь: и выходы которого соединены соответственно с Вспомогательным входом формировател , пр мым вы ходом триггера и вспомогательным выходом формировател , доподнительньУ вход и выход которого соединены соответственно с первым управл ющим входом и инверсным выходом триггера, второй управл ющий вход которого соединен с входом формировател . Начертеже дана структурна схема двоичнодес тичного пересчетного устройства. Двоично-дес тично пересчетное устройство содержит двоичный реверсивный счетчик 1, дешифратор 2, формирователь 3 и инвертор 4, счетный вход двоичного реверсивного счетчика 1 соединен со счетным входом 5 двоично-дес тичного пересчётногб устройства, управл ющкй вход 6 которого соединен с управл ющим входом двоичного реверсивного счетчика 1, пр мые выходы второго и четвертого разр дов которого соединены с входами дешифратора 2, выход которого соединен с первым входом формировател 3, выход которого соединен с установочными входами второго и третьего разр дов двоичного реверсивного счет чика 1, вспомогательный вход формировател соединен с управл ющим входом 6 двоичнодес тичного пересчетного устройства, счетный вход 5 которого соединен с входом инвертора 4, выход которого соединен о допрлнительньгм входом формировател 3, вспомогательный вы ход которого соединен с установочными входами первого и четвертого разр дов двоичного реверсивного счетчика L.„,,;,,,..,,...,-.. Формирователь содержит триггер 7 и элемент И-НЕ 8, входы и выход которого соеди нены соответственно с вспомогательным вход формировател 3, пр мым выходом триггера 7 и вспомогательным выходом форйиройател 3, дополнительный вход и выход которого соединены соответственно с первым управл ющим входом и инверсным выходом триггера 7 второй управл ющий вход которого соединен с входом формировател 3. Двоично-дес тичное пересчетное устройство работает следующим образом. В исходном состо нии двоичный реверсивны счетчик 1 находитс в состо нии логического нул , и на выходах всех разр дов этого счетчика нулевые логические состо ни . На входе 5 устрЬ1йства ед1гайч1т)1Й логический Сигнал, -4 триггер 7 находитс в нулевом логическом осто нии. Устройство измен ет свое состо ние от нул о дев ти и от дев ти до 1тулй в режимах соответственно сложени и вычитани , как обычный двоичный реверсивнь1Й счетчик благодар сложению или вычитанию, осуществл емому двоичным реверсивным счетчиком 1. В режиме сложени дес тый импульс перевоДит устройство из логического состо ни 1001 ВО вспомогательное логическое состо ние 1010 при этом ija оба входа дешифратора 2 поступают лзовни логической 1, с выхода дешифратора 2 поступает на вход формировател 3 сигнал установки триггера 7 в состо ние логической единицы. С. инверсного выхода триггера 7 уровень логического О поступает на входы второго и третьего разр дов двоичного реверсивного счетчика 1, устанавлива их в состо ние логического О. Одновременно уровень логической 1 с пр мого выхода триггера 7 и с шины управлени направлением счета, обуславливает- на выходе элемента И-НЕ 8 уровень логического О, который обеспечит установку в О первого и четвертого разр дов двоичного реверсивного счетчика. Таким образом, в режиме сложени сразу же после достижени вспомогательного логического состо ни 1010 устройство переходит в логическое состо ние 0000. Длительность нахождени в логическом состо нии 1010 не больще, чем суммарное врем срабатывани дешифратора 2, переброса триггера 7, срабать1вани элемента И-НЕ 8 и переброса разр дов двоичного реверсивного счетчика 1. Триггер 7 хранит состо ние логической 1 до призсода паузы между входными импульсами , котора обеспечивает на входе триггера 7 сигнал установки его в состо ние логическогр О. Таким образом обеспечиваетс необходима длительность существовани сигнала установки в логическое состо ние 0000. В режиме вычитани двоичный реверсивный счетчик 1 переходит после прихода первого импульса из исходного логического состо ни 0000 во вспомогательное логическое состо ние ПИ. При этом, аналогично режиму сложени , срабатывают дешифратор 2 и триггер 7, но сбрасываютс в состо ние логического нул только второй и третий разр ды двоичного реверсивного счетчика 1, поскольку на входе формировател 3 в режим вычитани присутствует уровень логического О. Длительность нахождени разр дов двоичного реверсивного счетчика 1 во вспомогательном логическом состо нии 1111 така же, как и при суммировании. 5 Устройство реагирует в режиме вычитани на последующие импульсы вплоть до дес того как двоичный вычитающий счетчик. На одиннадиатом импульсе повтор етс цикл перехода из рабочего логического 0000 во вспомогательное логическое состо ние 1111 и рабочее 100 г; В режиме сложени при переходе счетчика из вспомогательного логического состо ни 1010 в логическое состо ние 0000 сброс второго и четвертого разр дов двоичного реверсивного счетчика 1 должен был бы обеспе чить переход первого и третьего разр дов дв ного реверсивного счетчика 1 из логического состо ни О в 1, но этого не происходит поскольку на установочные входы первого и третьего разр дов двоичного реверсивного счетчика 1 подаетс сигнал установки в логи ческое состо ние О этих разр дов. В режиме вычитани при переходе счетчика из вспомогательного логического состо ни 1111 в логическое состо ние 1001 переход второго и третьего счетных триггеров нз единичного логического состо ни в нулевое логическое состо ние не формирует счетный сигнал дл первого и четвертого разр дов двоичного реверсивного счетчика 1, так как разр ды двоичного реверсивного счетчика 1 переключаютс при переходе входного сигнала от состо ни логического О к состо нию логической 1.The invention relates to electronic and computer technology and can be used in digital automatic control and control systems. A binary-decimal recalculating device containing a binary reversible counter 1 is known. A disadvantage of this recalculating device is the relatively wide range of elements used, which reduces its reliability and maintainability. A binary-decal scaling device is also known, which contains a binary reversible counter, a decoder and a shaper. The counting input of a binary reversible counter is connected to a counting input of a binary-decimal recalculator, the control input of which is connected to the control input of a binary reversible counter, direct outputs the second and fourth bits of which are connected to the inputs of the descrambler, the output of which is connected to the first input of the former, the output of which is connected to the installable inputs of the second third bits of binary down counter 2. The disadvantage of this scaler is relatively low reliability, that is associated with the necessity of using delay elements. The purpose of the invention is to increase the reliability of the device. This is achieved by the fact that, in a binary-decimal recalculating device containing a binary reversible counter, a decoder and shaper, a countable input of a binary reversible counter is connected to a countable input of a binary-decimal recalculation device, the control input of which is connected to the control input of a binary reversible counter, the direct outputs of the second and fourth bits of which are connected to the inputs of the decoder, the output of which is connected to the first input of the shaper, the output of which is connected to the installation inputs and the second and third bits of the binary reversing counter, an inverter is additionally introduced, the auxiliary input of the former is connected to the 7th control input of the binary-decalizer, the counting input of which is connected to the input of the inverter, the output of which is connected to the auxiliary input of the former, the auxiliary output of which is connected with the installation inputs of the first and fourth bits of the binary reversive counter, and the driver contains the trigger and the NAND element, enter: and the outputs of which are connected respectively with the auxiliary input shaper, direct you swing the trigger and auxiliary output shaper, dopodnitelnU input and output of which are respectively connected to a first control input and inverted output of the flip-flop, a second control input coupled to an input of the. The drawing is a structural scheme of a binary number-setting device. The binary-decimal scaling device contains a binary reversible counter 1, a decoder 2, a shaper 3 and an inverter 4, the counting input of a binary reversible counter 1 is connected to the counting input 5 of a binary-decimal scaling device, the control input 6 of which is connected to the control input of a binary reversible counter 1, the forward outputs of the second and fourth bits of which are connected to the inputs of the decoder 2, the output of which is connected to the first input of the generator 3, the output of which is connected to the installation inputs of the second and the third bits of the binary reversing counter 1, the auxiliary input of the imaging unit is connected to the control input 6 of the binary fractional counting device, the counting input 5 of which is connected to the input of the inverter 4, the output of which is connected to the additional input of the imaging unit 3, the auxiliary output of which is connected to the installation the inputs of the first and fourth bits of the binary reversible counter L. „,,; ,, ,, ,, .. ,, ..., - .. The former contains trigger 7 and the element AND NOT 8, the inputs and output of which are connected respectively to the auxiliary The input of the imaging unit 3, the direct output of the trigger 7 and the auxiliary output of the alternator 3, the auxiliary input and output of which are connected respectively to the first control input and the inverse output of the trigger 7, the second control input of which is connected to the input of the imaging unit 3. Binary-recalculated rectifier works as follows. In the initial state, binary reversible counter 1 is in the state of logical zero, and at the outputs of all bits of this counter there are zero logical states. At input 5, the device has a single logic signal and a logical signal, -4 flip-flop 7 is in a zero logical stop. The device changes its state from zero to nine and from nine to 1tool in the modes of addition and subtraction, as a regular binary reversible counter, due to addition or subtraction performed by a binary reversible counter 1. In addition mode, the tenth pulse re-drives the device logical state 1001 VO auxiliary logical state 1010 while ija both inputs of the decoder 2 receive logic 1 calls, from the output of the decoder 2 enters the input of the imaging unit 3, the trigger setup signal 7 to the state logical tion unit. C. Inverted trigger output 7, the logic level O arrives at the inputs of the second and third bits of the binary reversible counter 1, sets them to the logical state O. At the same time, the logic level 1 from the direct output of trigger 7 and from the control bus for the counting direction causes the output of the NAND element 8 is a logical O level, which will ensure that a binary reversible counter is set in O of the first and fourth bits. Thus, in the addition mode, immediately after the auxiliary logical state 1010 is reached, the device enters the logical state 0000. The duration of being in the logical state 1010 is not longer than the total response time of the decoder 2, the flip-flop of the trigger 7, triggering the AND-HE element 8 and transfer the bits of the binary reversing counter 1. Trigger 7 stores the state of logical 1 to the pause prissodes between input pulses, which provides at the input of trigger 7 a signal to set it to the state of logic O. T Kim provided way requires prolonged existence of the signal in the logic state 0000. In subtraction mode binary reversible counter 1 passes after the arrival of the first pulse of the start logical state 0000 in the auxiliary logic state PI. At the same time, similarly to the addition mode, the decoder 2 and trigger 7 are triggered, but only the second and third bits of the binary reversible counter 1 are reset to the logical zero state, since the logical O level is present at the input to the subtractor 3. The duration of finding the binary bits reversible counter 1 in the auxiliary logical state 1111 is the same as in the summation. 5 The device responds in subtraction mode to subsequent pulses up to the tenth as a binary subtractive counter. On a single-pulse, the cycle of transition from the operating logic 0000 to the auxiliary logic state 1111 and the working 100 g is repeated; In addition mode, when a counter transitions from auxiliary logic state 1010 to a logic state 0000, a reset of the second and fourth bits of the binary reversible counter 1 would have to ensure the transition of the first and third bits of the two reversible counter 1 from the logical state O to 1 but this does not occur because the installation inputs of the first and third bits of the binary reversible counter 1 are given a setting signal to the logical state O of these bits. In the subtraction mode, when the counter transitions from auxiliary logic state 1111 to logical state 1001, the transition of the second and third counting triggers of the single logic state to zero logic state does not generate a counting signal for the first and fourth bits of the binary reversible counter 1, since the bits of the binary reversible counter 1 are switched when the input signal is switched from a state of logical O to a state of logical 1.