SU470922A1 - Pulse counting device - Google Patents

Pulse counting device

Info

Publication number
SU470922A1
SU470922A1 SU1912833A SU1912833A SU470922A1 SU 470922 A1 SU470922 A1 SU 470922A1 SU 1912833 A SU1912833 A SU 1912833A SU 1912833 A SU1912833 A SU 1912833A SU 470922 A1 SU470922 A1 SU 470922A1
Authority
SU
USSR - Soviet Union
Prior art keywords
counter
input
signal
circuit
sign
Prior art date
Application number
SU1912833A
Other languages
Russian (ru)
Inventor
Анатолий Яковлевич Гупунин
Владимир Николаевич Кондратьев
Борис Алексеевич Малышевский
Василий Васильевич Солдатенко
Original Assignee
Предприятие П/Я А-3903
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я А-3903 filed Critical Предприятие П/Я А-3903
Priority to SU1912833A priority Critical patent/SU470922A1/en
Application granted granted Critical
Publication of SU470922A1 publication Critical patent/SU470922A1/en

Links

Description

При этом знаковый разр д величины 2 при /S/ / совпадает со знаковым разр дом счетчика до прибавлени  единицы или инверсии. При 2 0 знак результатов безразличен, поэтому в любом случае состо ние знакового разр да счетчика до коррекции можно прин ть за знаковый разр д результата.In this case, the sign bit of the value 2 at / S / / coincides with the sign bit of the counter before adding one or inversion. When 2 0, the sign of the results is indifferent, therefore, in any case, the state of the sign bit of the counter before correction can be taken as the sign bit of the result.

Процесс счета импульсов реализуетс  следующим образом.The pulse counting process is implemented as follows.

По сигналу «Начальна  установка триггер 2 устанавливаетс  в нулевое, а все т триггеров счетчика 1 в единичное состо ние. Входна  информаци  поступает на вход устройства в виде последовательности импульсов по шине «Входна  последовательность и потенциального сигнала по одной из шин «Знак последовательности длительностью большей или равной времени действи  входной последовательности . Сигнал, соответствующий «+, поступает через схему «ИЛИ 4, а сигнал, соответствующий «- через схему «ИЛИ 3 на щины «-)- и «- соответственно счетчика. Поступающа  через схему «ИЛИ 5 последовательность импульсов накапливаетс  в счетчике 1 с соответствующим знаком.By the signal "Initial installation, trigger 2 is set to zero, and all t triggers of counter 1 are set to one. Input information is fed to the device input as a sequence of pulses through the bus "Input sequence and potential signal via one of the buses." Sign of a sequence with a duration longer than or equal to the action time of the input sequence. The signal corresponding to “+” is fed through the “OR 4” circuit, and the signal corresponding to “- through the“ OR 3 mode “-) - and“ - circuit, respectively, of the counter. The pulse sequence arriving through the circuit "OR 5" is accumulated in the counter 1 with the corresponding sign.

По окончании процесса накоплени  последовательностей дл  формировани  окончательного результата на соответствующие шины подаетс  сигнал управлени  пр мым или дополнительным кодом. Сигнал управлени  дополнительным кодом через схему «ИЛИ 4 поступает на шину «+ счетчика. Пройд  через линию задержки 8, через схему «ИЛИ 5 сигнал поступает на вход счетчика, в результате чего достигаетс  компенсаци  «- 1, установленной в начале работы. При поступлении сигнала управлени  пр мым кодом и в нулевом состо нии знакового разр да счетчика срабатывает схема «ИЛИ 4, при этом единичный сигнал по вл етс  на шине «-(- счетчика, а задержанный линией задержки 7 сигнал через схему «ИЛИ 5 поступает на вход счетчика; таким образом достигаетс  сложение содержимого счетчика с «1.At the end of the accumulation process, a direct or additional code control signal is sent to the corresponding buses to form the final result. The control signal of the additional code through the scheme "OR 4 is fed to the bus" + counter. Pass through the delay line 8, through the "OR 5" circuit, the signal is fed to the input of the counter, as a result of which compensation is reached "-1" set at the start of operation. When a direct code control signal is received and in the zero state of the sign bit of the counter, the "OR 4" circuit is triggered, and a single signal appears on the bus "- ((counter, and delayed by the delay line 7 signal) through the" OR 5 "circuit. the input of the counter; thus, the addition of the contents of the counter with "1.

При единичном состо нии знакового разр да счетчика сигнал управлени  пр мым кодомWith a single state of the sign bit of the counter, the direct code control signal

через схему «И 6 устанавливает триггер 2 Ё единичное состо ние, в результате чего срабатывают схемы «ИЛИ 3 и 4, и на знаковых шинах «-}- и «- счетчика одновременно установ тс  единичные сигналы. Задержанный линией задержки 7 сигнал через схему «ИЛИ 5 поступает на вход счетчика, в результате чего происходит инверси  кода счетчика, исключа  знаковый разр д, так как в этом случае с нулевого плеча триггера 2 на входные вентили знакового разр да поступает сигнал запрета.through the circuit "AND 6 sets the trigger 2 to a single state, as a result of which the circuits" OR 3 and 4 are triggered, and on the sign buses "-} - and" - the counter is simultaneously set to single signals. The signal delayed by the delay line 7 through the “OR 5” circuit is fed to the counter input, as a result of which the counter code is inverted, excluding the sign bit, since in this case the prohibitory signal is sent from the zero shoulder of trigger 2 to the sign bits.

Таким образом, подава  сигналы на шины управлени  дополнительным или пр мым кодом получаетс  результат счета соответственно в дополнительном или пр мом коде.Thus, by applying signals to the control buses of an additional or direct code, the result of the counting is obtained in an additional or direct code, respectively.

Предмет изобретени Subject invention

Устройство дл  счета импульсов, содержащее реверсивный счетчик, триггер, логические схемы «И, «ИЛИ и элемент задержки, причем выходы первой и второй схем «ИЛИ соединены с щинами реверса реверсивного счетчика, выход схемы «И соединен с единичным входом триггера, отличающеес  тем, что, с целью расширени  функциональных возможностей путем представлени  результатов счета в дополнительном коде и уменьшени  нагрузки триггеров реверсивного счетчика , единичный выход триггера соединен с первыми входами первой и второй схем «ИЛИ, вторые входы которых соединены с входными шинами управлени  реверсом, нулевой выход триггера соединен со входом разрешени  счета старшего (знакового) разр да реверсивного счетчика, единичный выход старшего (знакового ) разр да реверсивного счетчика соединен с первым входом схемы «И, второй вход которой соединен с шиной управлени  пр мымA pulse counting device comprising a reversible counter, a trigger, logic AND, OR and a delay element, wherein the outputs of the first and second OR circuits are connected to the reverse counter of the reverse counter, the output of the AND circuit is connected to a single trigger input, that, in order to extend the functionality by presenting the counting results in the additional code and reducing the load of the reversible counter triggers, the single output of the trigger is connected to the first inputs of the first and second OR circuits which are connected to the input control buses of the reverse, the zero output of the trigger is connected to the resolution enable input of the senior (sign) counter of the reversible counter, the single output of the senior (sign) discharge of the reversible counter is connected to the first input of the I circuit, the second input of which is connected to the control bus direct

кодом и через элемент задержки - с первым входом третьей схемы «ИЛИ, второй и третий вход которой соединены с шинами управлени  дополнительным кодом и с шиной входной импульсной последовательности, а выходcode and through the delay element - with the first input of the third OR circuit, the second and third inputs of which are connected to the control buses with an additional code and with the bus of the input pulse sequence, and the output

соединен со счетным входом реверсивного счетчика.. Входна  лослеМашельность 1} поспрдоКатепьностиconnected to the counting input of a reversible counter. Input Loss Capacity 1}

Сигнальте управление дополнитetibHui ноНомSignal control addtibHui noNom

Сигнальное управление - пр мым иодом Signal control - direct iodine

SU1912833A 1973-05-03 1973-05-03 Pulse counting device SU470922A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU1912833A SU470922A1 (en) 1973-05-03 1973-05-03 Pulse counting device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU1912833A SU470922A1 (en) 1973-05-03 1973-05-03 Pulse counting device

Publications (1)

Publication Number Publication Date
SU470922A1 true SU470922A1 (en) 1975-05-15

Family

ID=20550999

Family Applications (1)

Application Number Title Priority Date Filing Date
SU1912833A SU470922A1 (en) 1973-05-03 1973-05-03 Pulse counting device

Country Status (1)

Country Link
SU (1) SU470922A1 (en)

Similar Documents

Publication Publication Date Title
SU470922A1 (en) Pulse counting device
GB1216081A (en) Electronic logic element
SU117503A1 (en) Binary reversible counter with triggering triggers on single inputs
SU560222A1 (en) Device for converting binary code to gray code and vice versa
SU450156A1 (en) Pulse distributor
SU373885A1 (en) COUNTER OF PULSES ON POTENTIAL ELEMENTS
SU1024905A1 (en) Device for computing difference of two squared numbers
SU466508A1 (en) Device for comparing binary numbers
SU468237A1 (en) Number Comparison Device
SU997250A1 (en) Sensory keyboard
SU482814A1 (en) Shift register
SU455493A1 (en) Reversible Binary Counter
SU1677866A1 (en) Bidirectional counting device
SU473181A1 (en) Device for comparing binary numbers
SU671034A1 (en) Pulse frequency divider by seven
SU433643A1 (en)
SU1444955A1 (en) Information-receiving device
SU405180A1 (en) RING COUNTER ON POTENTIAL LOGICAL ELEMENTS <gI —NO ”,“ OR —NE ”
SU1267614A1 (en) Counter
SU1083177A1 (en) Information input device
SU1503068A1 (en) Device for distributing and delaying pulses
SU995314A1 (en) Two-channel analogue-digital converter
SU1378051A1 (en) Data restoring apparatus
SU511722A1 (en) Pulse distributor
SU473304A1 (en) Logical integrator