SU639019A2 - Посто нное запоминающее устройство - Google Patents
Посто нное запоминающее устройствоInfo
- Publication number
- SU639019A2 SU639019A2 SU762435329A SU2435329A SU639019A2 SU 639019 A2 SU639019 A2 SU 639019A2 SU 762435329 A SU762435329 A SU 762435329A SU 2435329 A SU2435329 A SU 2435329A SU 639019 A2 SU639019 A2 SU 639019A2
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- address
- register
- logical
- summation
- outputs
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
(54) ПОСТОЯННОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО
Изобретение относитс к вычислитель ной технике к разделу запоминающих устройств. Запоминающие устройства в насто щее врем используютс не только дл хране . шет и логической офаботки информации, но к суммировани чисел. По осиоююму аБТ.св. fc 494768 известию посто нное запоминающее устройс во (ПЗУ), сод жаздее блоки пам ти, выходы которых соединены с входами вы ходкого регистра, два адресных втсода с выходами двух адресно-числовых регис ров, остальные адресные входы - с выходами регистра адреса, а выходы дву разр дов регистра адреса - с управл ю- шими входами адресно-числовых регистров . Недостатком известного устройства вл етс невозможность выполнени в нем операции суммировани . Целью изобретени вл етс расширен функциональных возможностей за счет выполнени операции суммирова1га . Это достигаетс тем, что выходы выходного регистра подключены к соответствующим входам эл«-(ента ИЛИ, первого адресно-числового регистра и входам второго адресно-числового регистра, кроме первого. На чертеже изображена структурне схема ПЗУ. ПЗУ содержит первый ащ}есно-числовой регистр 1, второй адресно-числовой регистр 2, регистр 3 адреса, блоки пам ти 4, выходной регистр 5, элемент ИЛИ 6. Устройство работает в трех режимах: считывание числа, выполнение логической оптации, выполнение операции суммировани . Считывание числа из ПЗУ: - адрес числа подаетс на регистр 3 адреса и с помощью управл ющих входов выхо ды адресно-числовых регистров 1,2 принимают значени соответствуюаих разр дов регистра 3 адреса (О или 1), остальна часть адреса поступает
непосредственно с регистра адреса на адресные входы блоков пам ти 4;
-производитс считывание числа в выходной регистр 5.
Выполнение логической операции:
-на регистр адреса подаетс код логической операции, представл ющий собой адрес соответствующей таблицы, при этом два первых разр да адреса не используютс ; на адресно-числовых регистрах устанавливаютс числа, над которыми необходимо выполнить логическую операцию;
-производитс считьгеание результата на выходной регистр.
Выполнение операции суммировани :
« на адресно-числовых регистрах наход тс числа, подлежащие суммированию, на регистре адреса устанавливаетс адрес таблицы логической операции сумма по модулю два, при этом два первых разр да адреса не используютс ;
- производитс считывание частичной суммы S на выходной регистр. (В раз р дных сечени х устройства над одно именными разр дами чисел X и У вьшолн етс логическа операци : 5 s X © У);
на регистре адреса устанавливаетс адрес таблицы логической операции А I) Б, где А - содержимое первого, а В - содержимое второго адресно-числового ре гистра; частична Ъумма S с выходного регистра передаетс на адресно-числовой регистр (1) I
- производитс считывание слова пере- носов Р на выходной регистр (в разр дных сечени х устройства над одноименными разр дами, чисел выполн етс логическа операци : Р -S(SY, но
5&(X®)&Y4X&Yvx§4)Y XiY,
то есть Р Si X А У); при этом, если на выходе схемы ИЛИ устанавливаетс скгнал 1 (слово переносов не равно нулю), то слово переносов с выходного регистра передаетс на второй адресно-числовой регистр (со сдвигом на один разр д влево) и снова выполн етс пункт 1, если на вьосоде элемента ИЛИ сигнал О (слово переносов равно нулю), то наход ща с на первом адресно-числовом регистре частична сумма вл етс результатом суммировани .
Таким офаэом, в предлагаемом ПЗУ, нар ду с хранением и логической обработкой информации, возможно вьшолнэние one . рации суммировани чисел,
Claims (1)
- ПЗУ может &1ть включено в состав информационно-логической или управл юще системы в качестве специализ1фованного блока, предназначенного дл хранени информации, вьшолнени логических операций , вьшолнени операций суммировани . Формула изобретениПосто нное запоминающее устройство по автлв. № 494768, отличающеес тем, что, с целью расшире НИН функциональных возможностей устройст ва за счет вьшолнени операции суммировани , выходы регистра подключены к соответствуканим входам элемента ИЛИ, первого адресно-числового регистра, вхо- дам второго адресно-числового регистра, кроме первого.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU762435329A SU639019A2 (ru) | 1976-12-29 | 1976-12-29 | Посто нное запоминающее устройство |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU762435329A SU639019A2 (ru) | 1976-12-29 | 1976-12-29 | Посто нное запоминающее устройство |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU494768 Addition |
Publications (1)
Publication Number | Publication Date |
---|---|
SU639019A2 true SU639019A2 (ru) | 1978-12-25 |
Family
ID=20688744
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU762435329A SU639019A2 (ru) | 1976-12-29 | 1976-12-29 | Посто нное запоминающее устройство |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU639019A2 (ru) |
-
1976
- 1976-12-29 SU SU762435329A patent/SU639019A2/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4675809A (en) | Data processing system for floating point data having a variable length exponent part | |
US5657484A (en) | Method for carrying out a boolean operation between any two bits of any two registers | |
KR860009422A (ko) | 기억회로 | |
JPS56147203A (en) | Sequence control device equipped with row cyclic operation part | |
SU639019A2 (ru) | Посто нное запоминающее устройство | |
EP0297581A3 (en) | Pseudo-noise sequence generator | |
KR880011656A (ko) | 레지스터 회로 | |
US4241413A (en) | Binary adder with shifting function | |
JPS55129855A (en) | Mode designation unit in electronic register | |
JPS5592054A (en) | Unique word detection circuit | |
JPS54136229A (en) | Keyboard | |
SU556500A1 (ru) | Ячейка пам ти дл сдвигового регистра | |
SU583480A1 (ru) | Параллельный однофазный регистр | |
SU494768A1 (ru) | Посто нное запоминающее устройство | |
SU588561A1 (ru) | Ассоциативное запоминающее устройство | |
SU556499A1 (ru) | Ячейка пам ти регистра сдвига | |
SU494745A1 (ru) | Устройство дл синтеза многотактной схемы | |
SU1427366A1 (ru) | Микропрограммный модуль | |
SU437072A1 (ru) | Микропрограммное устройство управлени | |
SU674216A2 (ru) | Коммутационное устройство | |
SU657433A1 (ru) | Устройство дл сдвига информации | |
JPS62236054A (ja) | 半導体記憶装置 | |
SU836681A1 (ru) | Посто нное запоминающее устройство | |
SU736104A1 (ru) | Устройство дл исправлени ошибок | |
SU794631A1 (ru) | Устройство дл управлени вводом- ВыВОдОМ |