SU488206A1 - Устройство дл сложени - Google Patents
Устройство дл сложениInfo
- Publication number
- SU488206A1 SU488206A1 SU1958958A SU1958958A SU488206A1 SU 488206 A1 SU488206 A1 SU 488206A1 SU 1958958 A SU1958958 A SU 1958958A SU 1958958 A SU1958958 A SU 1958958A SU 488206 A1 SU488206 A1 SU 488206A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- decade
- inputs
- elements
- output
- decimal
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
1
Изобретение относитс к области вычислительной техники и может быть использовано в снециализированных вычислительных машинах .
Известны устройства дл .и , содержащие п последовательно соединенны х в кольцо шинами переноса двоично-дес тичных декад суМматорО|В, Д-триггеры, элементы «ИЛИ, эле1менты «И и задержа и. При этОМ выходы каждой декады через элементы задержки подключены к схеме анализа переполнени . Выход схемы анализа переполнени подключен к одному из входов эле:ментоБ «ИЛИ первой и второй грунлы, другие входы которых объединены между собой и подключены к выходу элемента «И первой группы. Один нз входов элемента «И первой лрутпы соединен с выходом эле|Мента «И второй группы, входы которого соединены с выходами элементов задержки младшего и старшего разрЯдов двоично-дес тичной декады сумматора. Входы двоично-дес тичной декады через третью группу элементов «ИЛИ св заны с выходами третьей группы элементов «И, одни из входов ;которых подключены к шине управлени , а другие - к выходным шинам сумматора.
Однако такие устройства имеют невысокое быстродействие, так как требуют многократного применени тактов коррекции.
Описываемое устройство отличаетс тем, что в нем шина переноса каждой двоично-дес тичной декады сумматора соединена со входом Д-триггера, выход которого соединен с третьим входом второго элемента «ИЛИ. Выход же второго элемента «ИЛИ подключен через четвертый элемент «И, другой вход которого соединен с другой управл ющей шиной, ко входам третьей группы элементов «ИЛИ второго и третьего разр дов двоично-дес тичной декады. Другой вход первого элемента «И каждой i-й двоично-дес тичной декады сумматора соедннан с выходом первого элемента «ИЛИ (i-1)-й декадьг , где 1 2, З...П, а вход первого элемента «И первой декады 1соединен с выходом элег мента «ИЛИ п-й декады.
Это позвол ет существенно повысить быстродействие устройства дл сложени .
На чертеже представлена функциональна схема предлагае:мого устройства, состо щего из п последовательно соединенных в кольцо шинами переноса двопчно-дес тпчных декад су.мматоров 1, элементов задержки 2, схем 3 анализа переполнени декады, элементов «И 4, 5, 6, 7, элементов «ИЛИ 8, 9, 10, Д-триггеров 11 запоминн переноса в следующую декаду и знакового разр( да 12. Элементы 1 -11 составл ют декаду сумматора.
Выходы элементов задержки 2 каждой декады подключены ко входам схемы 3 анализа переполнени декады. Выход схемы 3 переполнени каждой декады соединен -с одним из входов элемента «ИЛИ 8 « элемента «ИЛИ 9. Другие входы элементов «ИЛИ 8, 9 каждой декады объединены между собой и подключены к выходу элемента «И 4. Выход элемента «ИЛИ 8 соединен с одним из входов элемента «И 5. Вторые входы элементов «И 5 объединены между собой по всем декадам общей шиной 13. Выход элемента «И 5 каждой декады через элементы «ИЛИ 10 подключен ,ко входам второго и Третьето разр дов дво-ично-дес тичной декады суммато.ра 1. Шина переноса -из каждой декады в следующую подключена ко входу Д-триггера 11, выход которого .подключен ко входу элемента «ИЛИ 8. Выходы элементов задержек 2 старщего и м,ладщего разр- доБ каждой декады подключены ко входам элемента «И 6. Выход элемента «И 6 каждой декады- соединен с одним из входов элемента «И 4. Второй вход элемента «И 4 каждой декады, за исключением младшей, соедине-н с выходом элемента «ИЛИ 9 из предыдущей декады, а вход элемента «И 4 младшей декады - с выходом элемента «ИЛИ 9 самой старшей декады.
Входы 14 элементО|В «И 7 служат дл подачи слагаемого в сумматор. Вторые входы элементов «И 7 объединены- по всем декадам общей шиной 15.
Предлагаемое устройств-о работает следующим обр-азом.
В пер|Вый такт на щину 15 поступает сигнал сложени , управл ющий процессом суммирован-и- содержимого сумматора со значением кода слагаемо-го, поданного на входы 14 элементов «И 7. В этот же такт устанавливают-с в единичное состо -н,ие Д-триггеры 11 тех декад, в к-оторых образовалс перенос в следующую декаду.
Во второй такт на шину 13 поступает сигнал коррекции результата суммировани . Коррекци результата в декаде П|ро-из1вод1итс в одном из четьгр-ех случаев.
1.Если в результате суммирован-и в декаде про-изошло переполнение, т. е. в декаде значение кода больше дев ти. В этом случае сигнал со схемы 3 анализа переполнени декады будет подан через элемент «ИЛИ 8, элемент «И 5 на входы элементов «ИЛИ
10 второго и третьего разр дов двоичио-дес тичной декады сумматор.а.
2.Если в рез-ультате суммировани из данной декады образовалс перен-ос в следующую декаду. В этом случае Д-триггер 11 зап-оминани переноса будет уста.новлен в ед-иличное состо ние. Сигнал с единично-го выхода Д-триггера 11 через элемент «ИЛИ 8
и элемент «И 5 поступит на входы элементов «ИЛИ 10 второго и третьего разр дов двоично-дес тичНой декады сумматора.
3.Если в данной декаде результат суммировани оказалс рав-ны-м дев ти, а в предыдущей младшей декаде произошло переполнение , тогда с выхода элемента «И 4 данной декады сигнал коррекции через элемент «ИЛИ 8, элемент «И 5 поступит на входы элементов «ИЛИ 10 второго и третьего разр до1В двоичио-дес тичной декады сумматора . Ио 1влен-ие сигнала коррекции на выходе элемента «И 4 обусловлено по влением на входах элемента «И 4 сигналов с выхода элемента «И 6 данной декады и с выхода элемента «ИЛИ 9 предыдущей младшей декады.
4.Если в данной декаде и в нескольких подр д предыдущих декадах результат суммировани оказ.алс равным дев ти, а в предыдущей перед упо-м нутыми выше декадами оказал-ось п-ереполнение, тогда также на входы элементов «ИЛИ 10 второго и третьего разр дов данной декады ч-ерез элемент «ИЛИ 8 и элемент «И 5 поступит сигнал с выхода элемента «И 4 данной декады.
Из приведенных выше условий коррекции видно, что число, корректирую-щее результат суммирован-и в данном устр-ойстве, формируетс в момент присутстви сигнала коррекции на шине 13.
Таким образом, в отличие от известных ранее двоично-дес тичных сумматор-ов, в которых количество тактов коррекции мен лось от одного до п-1, где п - число декад сумматора , в предлагаемом устройстве количество тактов коррекции результата суммирован-и равно единице. Это существенно повышает быстродействие двоично-дес тичного сумматора .
Ф о- р м у л а и 3 Qi б р е т е н и
Устройство дл сложени , содержащее п п-осл-едовательно соединенных в кольцо шинами переноса двоично-дес тичных декад сумматоров, причем выходы каждой из двоично-дес тичных декад -сумматоров через элеме-нты задержки соединены со входами схемы анализа перелолнен-и , выход которой соединен с одним из входов первого и второго элементов «ИЛИ, другие входы которых объединены между собой и соединены с выходом первого элемента «И, одни из входов которого соединен с выходом второго элемента «И, входы -которого соединены с выхода-ми элементов задерж-ки старшего и младшего разр дов двоич-но-дес тичной декады сум-матора, входы которой через третью группу элементов «ИЛИ св заны с выходами третьей группы элементов «И, одни из входов которых подключены к шине управлени , а другие - к входным шинам устройства , Д-триггер, элемент «И, отличающеес тем, что, с целью повышени быстр-одейств1и устройства, в нем шина переноса каждой двоично-дес тичной декады сумматора соединена со входом Д-триггера, выход
которого соединен с третьим входом второго элемента «ИЛИ, выход которого подключен через четвертый элемент «И, другой вход которого соединен с другой управл ющей шиной, ко входам третьей группы элементов «ИЛИ второго и третьего разр дов,
а другой вход первого элемента «И каждой t-й двоично-дес тич.ной декады сумматора соединен с выходом .первого элемента «ИЛИ (i-1)-й декады, где , З...П, а вход перБого элемента «И первой декадьг -с выходом первого элемента «ИЛИ п-й декады.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1958958A SU488206A1 (ru) | 1973-09-13 | 1973-09-13 | Устройство дл сложени |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1958958A SU488206A1 (ru) | 1973-09-13 | 1973-09-13 | Устройство дл сложени |
Publications (1)
Publication Number | Publication Date |
---|---|
SU488206A1 true SU488206A1 (ru) | 1975-10-15 |
Family
ID=20564404
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1958958A SU488206A1 (ru) | 1973-09-13 | 1973-09-13 | Устройство дл сложени |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU488206A1 (ru) |
-
1973
- 1973-09-13 SU SU1958958A patent/SU488206A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU488206A1 (ru) | Устройство дл сложени | |
SU842785A1 (ru) | Преобразователь последовательногодВОичНОгО КВАзиКАНОНичЕСКОгО МОдифи-циРОВАННОгО КОдА B пАРАллЕльНыйКАНОНичЕСКий КОд | |
SU494744A1 (ru) | Преобразователь двоично-дес тичного кода в двоичный | |
SU368598A1 (ru) | Преобразователь двоично-десятичного кода «12222» в унитарный код | |
SU491129A1 (ru) | Устройство дл возведени двоичных чисел в третью степень | |
SU1043636A1 (ru) | Устройство дл округлени числа | |
SU980092A1 (ru) | Двухразр дный сумматор в коде "М из N | |
SU560222A1 (ru) | Устройство дл преобразовани двоичного кода в код гре и обратно | |
SU485502A1 (ru) | Регистр сдвига | |
SU466508A1 (ru) | Устройство дл сравнени двоичных чисел | |
SU610295A2 (ru) | Аналого-цифровой преобразователь | |
SU720424A1 (ru) | Преобразователь двоично-дес тичного кода в последовательный двоичный код | |
SU732853A1 (ru) | Преобразователь двоичного кода в двоично-дес тичный и обратно | |
SU454696A1 (ru) | Цифровой веро тностный распределитель импульсов | |
SU1013950A1 (ru) | Устройство дл умножени элементов конечных полей | |
SU395988A1 (ru) | Десятичный счетчик | |
SU879780A2 (ru) | Реверсивный счетчик | |
SU520583A1 (ru) | Преобразователь двоичного кода в дес тичный | |
SU643870A1 (ru) | Арифметическое устройство параллельного действи | |
SU437061A1 (ru) | Генератор цепеей маркова | |
SU602939A1 (ru) | Устройство сдвига информации | |
SU478304A1 (ru) | Матричный сумматор | |
SU593314A1 (ru) | Двенадцатитактный реверсивный распределитель импульсов | |
SU603991A1 (ru) | -Разр дный паралельный сумматор | |
SU544960A1 (ru) | Устройство дл извлечени квадратного корн |