SU732853A1 - Преобразователь двоичного кода в двоично-дес тичный и обратно - Google Patents

Description

Изобретение относится к цифровой вычислительной технике и может быть использовано при построении двоично-десятичных преобразователей кодов.

Известен преобразователь двоичного кода в двоично-десятичный и обратно, содержащий регистр двоичного числа, регистр двоично-десятичного числа, формирователь эквивалентов, переключатель эквивалентов, одноразрядный сумматор й блок управления [1].

Недостатком известного преобразователя является низкое быстродействие, что связано с последовательным принципом · обработки значений разрядов.

Наиболее близким по технической сущности и схемному решению является преобразователь двоичного кода в двоичнодесятичный и двоично-десятичного кода в двоичный, содержащий двоичный регистр, регистр двоично-десятичных чисел, блок двоично-десятичных эквивалентов, распределитель импульсов, генератор импульсов, первую, вторую и третью группы элемен тов И, первые входы которых соединены ' с группой выходов распределителя импульсов, вторые входы первой группы элементов И соединены с выходами двоичного регистра, а выходы первой группы элементов И соединены с выходами третьей группы элементов И и со входами блока двоично-десятичных эквивалентов, выходы второй группы элементов И соединены со входами двоичного регистра, выход генератора импульсов соединен со входом распределителя импульсов, выход которого соединен с первым входом генератора импульсов И.

Кроме того, известный преобразователь содержит многовходовой реверсивный двоично-десятичный счетчик, делитель частоты, триггер знака результата.

Недостатком этого преобразователя является относительно низкая скорость преобразования, связанная с тем, что на суммирование или вычитание двоично-десятичного эквивалента поступает девять тактов.

Цель изобретения - увеличение скорости преобразования.

Это достигается за счет того, что преобразователь содержит двоично-десятинный сумматор, схему сравнения, четвертую группу элементов И, элемент ИЛИ, первый и второй элементы И, элемент НЕ, выход которого соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом первого элемента И и вторыми входами всех элементов И второй группы, выход элемента ИЛИ соединен с первыми входами всех элементов И четвертой группы, вторые входы- которых соединены с выходами двоично-десятичного сумматора, подключенными к первой группе входов схемы сравнения, выходы элементов И четвертой группы соединены с входами регистра двоично-десятичных чисел, выходы которого соединены с первыми входами двоично-десятичного сумматора, вторые входы которого соединены с выходами блока двоично—десятичных эквивалентов, первый и второй выходы схемы сравнения соответственно соединены с первыми входами первого и второго элементов И, вторые входы которых соединены с входом элемента НЕ и со вторыми входами всех элементов И четвертой группы, выход второго элемента И соединен со вторым входом генератора импульсов, вторая группа входов схемы сравнения соединена со входами преобразователя.

На чертеже изображена функциональная схема устройства.

Устройство преобразования разрядного двоичного числа в двоично-десятичное и обратно содержит двоичный регистр 1, блок 2 двоично-Десятичных эквивалентов, двоично-десятичный сумматор 3, регистр 4 двоично-десятичных чисел, распределитель 5 импульсов, схему 6 сравнения, шины 7 двоично-десятичного числа, управляющую шину. 8, генератор 9 импульсов, первый и второй элементы И 10 и 11, элемент ИЛИ 12, элемент НЕ 13, шины 14 двоичного числа, первую, вторую, третью и четвертую группы элементов И 15— 18.

Выходы распределителя подключены на группы элементов И 15 и 17, на вторые входы которых подключены выходы разрядов двоичного регистра 1. Выходы элементов И из групп 15 и 17 подключены на входы блока 2 двоично-десятичных эквивалентов, выходы которого подключены на входы двоично-десятичного сумматора

3. Выходы сумматора подключены через вентили группы элементов И 18 па входы сумматора.

Выходы сумматора подключены также на входы схемы сравнения 6, на вторые входы которой подключены шины 7 двоично-десятичного числа. Выходы распределителя импульсов подключены также на входы элементов И 16 второй группы, на вторые входы которых подключен элемент И 10, выход сигнала 'больше, равно' схемы сравнения. Выход сигнала равенства схемы сравнения 6 через второй элемент И 11 подключен на вход 'сброс' генератора импульсов 9. Выход элемента И 10 через элемент ИЛИ 12 подключен на входы вентилей элементов И 18 четвертой группы. На элемент ИЛИ 12 поступает также сигнал с выхода элемента НЕ 13.

Устройство работает следующим образом.

В режиме преобразования двоичного числа в двоично—десятичное на управляющую шину 8 подается пулевой потенциал. Через шины 14 в двоичный регистр 1 записывается код преобразуе.мого двоичного числа. Затем включается генератор 9 импульсов. Превый импульс с первого выхода распределителя импульсов опрашивает старший разряд двоичного регистра. При единичном значении разряда сигнал поступает на вход блока 2 двоично—десятичных эквивалентов, с выходов которого десятичный эквивалент старшего разряда заносится в двоично-десятичный сумматор 3. Следующий импульс со второго выхода распределителя импульсов опрашивает следующий разряд регистра 1 и при наличии в нем единицы сигнал с выхода элемента И из группы 15 поступает на вход блока эквивалентов. С выходов последнего десятичный эквивалент второго разряда поступает в сумматор 3,. где суммируется с предыдущим значением и т₃д. После опроса всех разрядов импульс с выхода распределителя выключает генератор импульсов. В режиме преобразования двоично-десятичного числа в двоичное на шину 8 подается единичный потенциал. На шину 7 подается потенциальный двоично—десятичный код преобразуемого числа, триггеры регистра 1 устанавливаются в нуль.

•

Затем включается генератор импульсов и импульс с первого выхода распределителя импульсов через открытый элемент И из группы 17 поступает на. блок 2 эквивалентов. С выхода блока 2 на сумматор поступает двоично-десятичный эквива732853 лент старшего двоичного разряда. Если код на шинах 7 равен коду, поступающему с сумматора, сигнал с выхода равенства схемы 6 сравнения выключает генератор импульсов. Если код на шинах 7 больше кода, поступающего с сумматора, то открыты элементы И 18 четвертой группы, элемент И старшего разряда в группе 16. По окончании первого тактового импульса в регистр 4 двоично-десятичного числа (так же как и в случае равенства кодов) запишется десятичный эквивалент старшего двоичного разряда и единица в старший разряд двоичного регистра. Если код на шинах 7 меньше кода поступающего с выходов сумматора, то регистр 4 и регистр 1 после первого такта не изменяет своих значений. Второй тактовый импульс через открытый элемент И из группы 17 поступает на еле- ²⁰ дующий вход блока эквивалентов 2, с выходов которого на сумматор поступает десятичный эквивалент следующего двоичного разряда. С выходов сумматора на схему 6 сравнения поступает сумма эквивалента второго разряда и содержимого регистра. Если код суммы равен коду на шинах 7, то сигнал со схемы 6 сравнения выключает генератор импульсов. Если код на шинах 7 больше кода, поступаюше—³θ го с выходов сумматора, то открыты элементы И из группы 18 и элемент И из группы 16. По окончании второго тактового импульса в регистр 4- двоично-десятичного числа запишется упомянутая сумма и единица во второй разряд регистра 1. В противном случае содержимое регистра сумматора и регистра 1 не изменится и т.д. Таким образом, после выключения генератора выходным сигналом распределителя импульсов 5 (или ранее) в регистре 1 будет содержаться двоичный эквивалент преобразуемого двоично-десятичного числа. ..

Быстродействие устройства при прямом и обратном преобразовании остается одинаковым, поскольку число тактов работы устройства в обоих режимах равно числу разрядов преобразуемых чисел, что в 9 раз меньше количества тактов преобразователя.

Claims (2)

1. Изобретение относитс  к цифровой вычислительной технике и может быть использовано при построении двоично-дес тичных преобразователей кодов. Известен преобразователь двоичного кода в двоично-дес тичный и обратно, содержащий регистр двоичного числа, регис двоично-дес тичного числа, формировател эквивалентов, переключатель эквивалентов одноразр дный сумматор и блок управлени  l. Недостатком известного преобразовате л   вл етс  низкое быстродействие, что св зано с последовательным принципом обработки значений разр дов. Наиболее близким по технической сущности и схемному решению  вл етс  преобразователь двоичного кода в двоичнодес тичный и двоично-дес тичного кода в двоичный, содержащий двоичный регистр, регистр двоично-дес тичных чисел, блок двоично-дес тичных эквивалентов, распределитель импульсов, генератор импульсов первую, вторую и третью группы элементов и, первые входы которых соединены с группой вьрсодов распределител  импульсов , вторые входы первой группы элементов И соединены с выходами двоичного регистра, а выходы первой группы элементов И соединены с выходами третьей группы элементов И и со входами блока двоично-дес тичных эквивалентов, выходы второй группы элементов И соединены со входами двоичного регистра, выход генератора импульсов соединен со входом распределител  импульсов, выход которого соединен с первым входом генератора импульсов 2., Кроме тогю, известный преобразователь содержит многовходовой реверсивный двоично-дес тичный счетчик, делитель частоты , триггер знака результ,ата. Недостатком этого преобразовател   вл етс  относительно низка  скорость преобразовани , св занна  с тем, что на суммирование или вычитание двоично-дес тичного эквивалента поступает дев ть тактов. Цель изобретени  - увеличение скорости преобразовани . Это достигаетс  за счет того, что пре образователь содержит двоично-дес тичный сумматор, схему сравнени , четвертую группу элементов И, элемент ИЛИ, первый и второй элементы И, элемент НЕ, выход которого соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом первого элемента И и вторыми входами всех элементов И второй группы, выход элемента ИЛИ соед1шен с первыми входами всех элементов И четвертой группы, вторые входы- которых сое динены с выходами двоично-дес тичного сумматора, подключенными к первой группе входов схемы сравнени , выходы элементов И четвертой группы соединены с входами регистра двоично-дес тичных чисел , выходы которого соединены с первыми входами двоично-дес тичного сумматора вторые входы которого соединены с выхо дами блока двоично-дес тичных эквивалентов , первый и второй выходы схемы сравнени  соответственно соединены с первыми входами первого и второго элементов И, вторые входы которых соединены с . , входом элемента НЕ и со вторыми входами всех элементов И четвертой группы, выход второго элемента И соединен со вторым входом генератора импульсов, вто ра  группа входов схемы сравнени  соединена со входами преобразовател . На чертеже изображена функциональна  схема устройства. Устройство преобразовани  разр дного двоичного числа в двоично-дес тичное и обратно содержит двоичный регистр 1, блок 2 двоично-Дес тичных эквивалентов, двоично-дес тичный сумматор 3, регистр 4 двоично-дес тичных чисел, распределитель 5 импульсов, схему 6 сравнени , шины 7 двоично-дес тичного числа, управл ющую шину. 8, генератор 9 импульсов, первый и второй элементы И 10 и 11, элемент ИЛИ 12, элемент НЕ 13, шины 14 двоичного числа, первую, вторую, третью и четвертую группы элементов И ISIS . Выходы распределител  подключены на грутшы элементов И 15 и 17, на вторые входы которых подключены выходы разр дов двоичного регистра 1. Выходы элементов И из групп 15 и 17 подключены на входы блока 2 двоично-дес тичных эквивалентов , выходы которого подключены на входы двоично-дес тичного сумматора 3, Выходы сумматора подключены через вентили группы элементов И 18 на входы сумматора, Выходы сумматора подключены также на входы схемы сравнени  6, на вторые входы которой подключены шины 7 двоично-дес тичного числа. Выходы распределител  импульсов подключены также на входы элементов И 16 второй группы, на вторые входы которых подключен элемент И 10, выход сигнала больше, равно схемы сравнени . Выход сигнала равенства схемы сравнени  6 через второй элемент И 11 подключен на вход сброс генератора импульсов 9, Выход элемента И 10 через элемент ИЛИ 12 поцключен на входы вентилей элементов И 18 чет вертой группы. На элемент ИЛИ 12 поступает также сигнал с БЬЕХОДЗ элемента НЕ 13. Устройство рабсгТает следующим образом , В режиме преобразовани  двоичного числа в двокчно-дес т чное на улравл к щую шиггу 8 подаетс  нулевой потенциал. Через шкны 14 в двоичный регистр 1 ваписываетс  код преобразуемого двоичного числа. Затем включаетс  генератор 9 импульсов . Превый импултэС с первого выхода распределител  импульсов опрашивает старший разр д двоичного регистра. При единичном значении разр да сиггшл поступает на вход блока 2 двоично-дес тичных эквивалентов, с выходов которого дес тичный эквивалент старшего разр да з.аносит- с  в двоично-дес тичный сумматор 3. Следующий импульс Со второго выхода распределител  импульсов опрашивает следующий разр д регистра 1 и при наличии в нем единицы сигнал с выхода элемента И из группы 15 поступает-на вход блока эквивалентов. С выходов последнего дес тичный эквивалент второго разр да поступает в сумматор 3,. где суммируетс  с предыдущц1у) значением и т,д. После опроса всех разр дов импульс с выхода распределител  вьжлючает генератор импульсов , В режиме преобразовани  двоично-дес тичного числа в двоичное на шину 8 подаетс  единичный потенциал. На 7 подаетс  потенциальный двоично-дес тичный код преобразуемого числа, триггеры регистра 1 устанавливаютс  в нуль. Затем включаетс  генератор импульсов и импульс с первого выхода распредели тел  импульсов через открытый элемент И из группы 17 поступает на блок 2 эквивалентов , С выхода блока 2 на сумматор поступает двоично о.ес тичный эквива- лент старше о двоичного разр да. Если код на шинах 7 равен коду, поступающему с сумматора, сигнал .с выхода равенства схемы 6 сравнени  выключает генератор импульсов. Если код на шинах 7 больше кода, поступающего с сумматора, то открыты элементы И 18 четвертой группы, элемент И старшего разр да в группе 16. По окончании первого тактового импульса в регистр 4 дво{гчно-дес тичного числа (так же как и в случае равенства кодов) запишетс  дес тичный эквивалент старшего двоичного разр да и единица в старший разр д двоичного регистра . Если код на шинах 7 меньше кода поступающего с выходов сумматора, то регистр 4 и регистр 1 после первого такта не измен ет своих значений. Второй тактовый импульс через открытый эл мент И из группы 17 поступает на еле- дующий вход блока эквивалентов 2, с выходов которого на сумматор поступает дес тичный эквивалент следующего двоичного разр да. С выходов сумматора на схему 6 сравнени  поступает сумма экви валента второго разр да и содержимого регистра. Если код суммы равен коду на шинах 7, то сигнал со схемы 6 сравнени  выключает генератор импульсов. Если код на шш1ах 7 больше кода, поступающе го с выходов сумматора, то открыты эле менты И из группы 18 и элемент И ii3 группы 16. По окончании второго тактового импульса в регистр 4- двоично-дес тичного числа запишетс  упом нута  сумма и единица во второй разр д регистра 1. В противном случае содержимое регис ра сумматора и регистра 1 не изменитс  и т.д. Таким образом, после выключени  генератора выходным сигналом распределител  импульсов 5 (или ранее) в регист ре 1 будет содержатьс  двоичный эквивалент преобразуемого двоично-дес тичного .числа. Быстродействие устройства при пр мо и обратном преобразовании остаетс  одинаковым , поскольку число тактов работы устройства в обоих режимах равно числу разр дов преобразуемых чисел, что в 9 раз количества тактов преобразо вател . Формула изобретени  Преобразователь двоичного кода в двоично-дес тичный и обратно, содержащий двоичный регистр, регистр двоично-дес тичных чисел, блок двоично-дес тичных эквивалентов, распределитель импульсов, генератор импульсов, первую, вторую и третью группы элементов И, первые входы которых соединены с группой выходов распределител  импульсов, вторые входы элементов И первой группы соединены с выходами двоичного регистра, а выходы элементов И первой группы соединены с выходами элементов И третьей группы и со входами блока двоично-дес тичных эквивалентов, выходы элементов И второй группы соединены со нходами двоичногорегистра , выход генератора импульсов соеД1шен со входом распределител  импульсов, выход которого соединен с первым входом генератора импульсов, отличающийс  тем, что, с целью. увеличени  скорости преобразовани , он содержит двоично-дес тичный сумматор, схему сравнени , четвертую группы элементов И, элемент ИЛИ, первый и второй элементы И и элемент НЕ, выход которого соеди нен с первым входом элемента ИЛИ, второй вход которого соединен с выходом nef вого элемента И и вторыми входами всех элементов И второй группы, выход элемента ИЛИ соединен с первыми входами все  элементов И четвертой группы, вторые входы которых соединены с выходами двоично-дес тичного сумматора, подключенными к первой группе входов схемы сравнени , выходы элементов И четвертой группы соединены с входами регмстп  пвоично-дес тичных чисел, выходы которого соединены с первой группой входов аьо.гч но-дес тичного сумматора, втора  группа входов которого .соединена с выходами блока двоично-дес тичных эквивалентов, первый и второй выходы схемы сравнени  соответственно соединены с первыми входами первого и второго элементов И, вторые входы которых соединены с входом элемента НЕ и со вторыми входами всеэс элементов И четвертой группы, выход второго элемента И соединен со вторым входом генератора имIiyjл.coв, втора  группа входов схемы сравнени  соединена со входами преобразовател . Источники информации, прин тые во внимание при экспертизе 1. Авторсксо свидетельство СССР № 526886, кг. G 06 F 5/02,26.02.74.
2. 2. Авторское свидетельство СССР по за вке М 2468249/24, 1976. Г t i вЛ вЛ ffli t-S--S /5 i-5----J 1.J