SU980092A1 - Двухразр дный сумматор в коде "М из N - Google Patents

Description

(5) ДВУХРАЗРЯДНЫЙ СУММАТОР В КОДЕ М ИЗ N

1

Изобретение относитс  к вычислительной технике и предназначено дл  сложени  И вычитани  чисел, представ.ленных в коде М из N, где N - количество позиций в кодовом .слове; М количество единиц в кодовом слове.

Известен двухразр дный сумматор в коде 2 из 5, содержащий блок местного управлени , преобразователи кодов операндов, матрицы элементов И, блоки коррекции, блоки переноса, шифратор младшего разр да и блоки выдачи старшего разр да суммы t.

Недостатком этого устройства  вл етс  низкое быстродействие вследствие преобразовани  кодов операндов перед подачей их на матрицы элементов И,

Наиболее близким к предлагаемому  вл етс  двухразр дный сумматор в коде М из N, содержащий блок выдачи младшего разр да суммы, шифратор младшего разр да, блок контрол  младшего разр да, матрицу сложени  младшего разр да, блок переноса младшего разр да , блок переноса старшего разр да, матрицу сложени  старшего разр да,) шифратор старшего разр да, блок контрол  старшего разр да, блоки выдачи старшего разр да суммы Г2}.

Недостатком этого устройства  вл етс  то, что оно предназначено дл  выполнени  только одной арифметической операции - сложени .

Цель изобретени  - расширение функ

10 циональных возможностей двухразр дного сумматора в коде М из N за счет выполнени  операции вычитани .

Поставленна  цель достигаетс  тем, что двухразр дный сумматор в коде М

15 из N, содержащий матрицу сложени  младшего разр да, шифратор младшего разр да, первый блок выдачи младшего разр да, блок контрол  младшего раз-„ р да, блок формировани  /переноса, матрицу сложени  старшего разр да, дэа шифратора старшего разр да, два блока выдачи старшего разр да, блок контрол  старшего разр да, причем первый и второй входы матрицы сложени  младшего разр да, вл ютс  соответственно входами младшего разр да первого и второго слагаемых устройства, ее первый выход подключен к входу шифратора младшего разр да , выход которого соединен с первым .входом первого блока выдачи младшего разр да, второй и третий входы которого подключены соответственно к пер- ю вому и второму выходам блока контрол 

младшего разр да, первый и второй входы которого  вл ютс  первым и вторым контрольными входами устройства , выход первого блока выдачи младше-|5 го разр да  вл етс  выходом младшего разр да результата устройства, второй выход матрицы сложени  младшего разр да подключен к первому входу блока формировани  переноса, первый и второй входы матрицы сложени  старшего разр да  вл ютс  соответственно входами старшего разр да первого и второго слагаемых устройства, ее первый выход подключен к входам первого и второго шифраторов старшего разр да , выход первого шифратора старшего разр да подключен к первому входу первого блока выдачи старшего разр да , выход второго шифратора старшего разр да подключен к первому входу второго блока выдачи старшего разр да , вторые и третьи входы первого и второго блоков выдачи старшего разр да подключены соответственно к первому и второму выходам блока контрол  старшего разр да, первый и второй входы которого  вл ютс  третьим и четвертым контрольными входами устройства , второй выход матрицы сложени  старшего разр да подключен к вто рому входу блока формировани  переноса , первый и второй выходы которого подключены к первым управл ющим входам первого и второго блоков выдачи старшего разр да соответственно, а выходь последних подключены к- выходу старшего разр да результата уст ройства, содержит блок формировани  знака результата, второй блок выдачи младшего разр да, третий и четвертый блоки выдачи старшего разр да, причем входы младшего и старшего разр дов блока формировани  знака результата подключены- соответственно к пер вому и второму входа блока переноса и к первому и второму информационным выходам устройства, информацио ный вход блока, формировани  знака 9

щим входам первого и второго блоков выдачи старшего разр да, первый , второй, третий входы и выход 24 результата подключен к информационному входу блока формировани  переноса и к информационному входу устройства , управл ющий вход блока формировани  знака результата подключен к . управл ющему входу блока формировани  переноса и к управл ющему входу . устройства,, первый выход блока знака результата подключен к управл ющ ему входу первого блока выдачи младшего разр да и к. вторым управл ювторого блока выдачи младшего разр да соединены соответственно с первым, вторым , третьим входами и выходом первого блока выдачи младшего разр да, первый, второй входы и выход третьего и четвертого блоков выдачи старшего разр да подключены к первому, второму входам и выходу первого и второго блоков выдачи старшего разр да соответственно, третий В1ход- и первый управл ющий вход третьего блока выдачи старшего разр да подключены соответственно к третьему входу и первому управл ющему входу первого блока выдачи старшего разр да, третий вход и первый управл ющий вход четвертого блока выдачи старшего разр да подключены к третьему входу и первому управл ющему входу второго блока выдачи старшего разр да соответственно , управл ющим вход второго блока выдачи младшего разр да и вторые управл ющие входы третьего и четвертого блоков выдачи старшего разр да подключены к второму выходу блока формировани  знака результата. На фиг. 1 представлена блок-схема устройства; на фиг. 2 и3 - функциональна  схема блока знака результата; на фиг. 4 и 5 - функциональна  схема блока переноса,- на фиг. 6 и 7 - функциональна  схема блоков, выдачи старше го разр да результата. Устройство содержит матрицу 1 сложени  младшего разр да, шифратор 2 младшего разр да, первый 3 и второй k блоки выдачи младшего разр да, блок 5 контрол  младшего разр да, блок формировани  6 знака результата, блок 7 формировани  переноса, матрицу 8 сложени  старшего разр да, первый Э и второй 10 шифраторы старшего разр да, первый 11 и второй 12, третий 13 и четвертый 14 блоки выдачи старшего разр да, блок 15 контрол  старшего разр да. Блоки 1 и 8 устройства представл ют собой матрицы многовходовых эле ментов И, каждый из которых имеет два гальванически независимых выхода . Количество входов элемента И рав но 2 М. Входы элементов И матриц 1 и 8 соединены с шинами кодов операндов ч согласно выбранному алфавиту, кодов операндов соединены с входами матриц 1 и 8. Диагональные шины, объедин ющие первые выходы элементов И, соответствующих одинаковым результатам (без учета переноса) сложени , соединены с первыми группами выходов, а шины., предназначенные дл  выдачи сигналов Сумма равна р-1, кроме того, соединены с соответствующими выходами вторых групп выходов блоков и 8. Диагональные шины, объ един ющие вторые выходы всех элементов И, соответствующих переносу нул  и переносу единицы, соединены с соот ветствующими выходами -вторых групп выходов блоков 4 и 8. Блоки 2, 9 и 10 предлагаемого уст ройства .представл ют собой группы из N многовходовых элементов ИЛИ. Входы элементов ИЛИ .соединены с входами блоков 2, 9 и 10 согласно выбранному алфавиту. Результат сложени  в блоках 2 и 9 шифруетс  в коде М из N, а в блоке 10 - в коде М из N с до бавлением единицы . Количество входов элементов ИЛИ определ етс  по формуле I М- р. количество входов элемента ИЛИ блоков 2, 9 и 10; количество единиц в кодово ело ве. Выходы элементов ИЛИ  вл ютс  выходами соответствующих блоков 2, 9 и 10. Блоки 3 и предлагаемого устройства представл ют собой группы из N .четырехвходовых элементов И, где Nколичество позиций кодового слива. Входы каждого элемента И соединены с соответствующим входом первой груп пы входов, вторым, третьим и четвертым входами блока. Причем, пор док подключени  первых входов элементов И к первому входу блока k противоположен тому, что прин т дл  блока 3. Выходы элементов И  вл ютс  выходами соответствующего блока. Шины 2 6. Блоки 5 и 15 предлагаемого устройства представл ют собой схемы контрол  дл  кода М из N (полные дешифраторы, или пороговые схемы), на входы которых подаютс  кодовые слова, соответствующие вычитаемому и противоположные остальным операндам . Блок 6 (фиг. 2 и 3) предлагаемого устройства состоит из двух групп элементов И. Перва  группа (фиг. 2 предназначена дл  выработки сигнала +.(соответствующего положительному результату операции) и содержит т-1 элементов И (где m - количество разр дов многоразр дного сумматора), выходы которых соединены с первым выходом блока. Втора  группа(фиг. 2/ предназначена дл  выработки сигнала - (соответствующего отрицательному результату операции) и содержит m элементов И, выходы которых соединены с вторым выходом блока 6. Количество входов элементов И и в первой и второй группах последовательно мен етс  от 2 до m и т+1 соответственно. Входы этих элементов соединены с входами (дл  второй группы элементов И) блока таким образом, что при этом учитываютс  возможности циклического переноса в младший разр д, из любого другого разр да в остальных разр дах в этом случае, суммы равны р-1). Блок 7 (фиг. и 5) .предлагаемого .. устройства состоит из двух групп по п)-1 элементов И, причем количество входов этих элементов последовательно возрастает от 3 до т+1.Перва  (фиг.З)и втора  (фиг. ) группы предназначены дл  выработки сигналов ПО ( перенос нул  и перенос единицы) соответственно . Выходы элементов И первой и второй групп соединены с первым и вторым выходами блока, соответственно . Входы, предназначенные дл  подачи сигналов Перенос нул  и Перенос единицы, блока соединены с соответствующими выходами блока непосредственно. Выходы элементов И в каждой группе соединены с соответствующими входами блока таким образом, что при этом учитываютс  возможности циклического переноса в старший разр д из любого другого разр да многоразр дного сумматора и из самого старстаршего разр да, если во всех остальных - суммы равны р-1. Следует отметить , что к-ый разр д (где ) многор зрадного сумматора, построенного на основе предлагаемого устройства, отличаетс  тем, что элементы И блока 7, соответствующие переносам только из младших разр дов (т.е. нецикли ес им переносам), не имеют входов, соединенных с вторым входом блока. Блоки 11-14 устройства представл .ют собой группы из N п тивходовых эле ментов И. Входы каждого элемента И соединены с соответствующим входом блока. При этом пор док соединени  первых входов элементов И с первыми входами соответствующих блоков 11 и 13 (фиг. 6) противоположен тому, что прин т дл  блоков 12 и 14{фиг. 11 Выходы элементов И  вл ютс  выходами соответствующего блока. Устройство работает следующим образом . Оба операнда в коде М из N (при сложении) или один операнд (уменьшаемое ) в коде М из N, а другой операнд (вычитаемое) в коде, противо положному коду М из N (при вычитании ) поступают на матрицы 1 и 8 сложени  соответственно разр дам. Одновременно сигналы, противоположные (по уровн м напр жений в одноименных позици х кодовых слов) сигналам на входах этих матриц сложени ,поступаю на блоки контрол  5 и 15 соответстве но. По вление нескомпенсированной ошибки приводит или к по влению сигналов на выходах сразу нескольких .элементов И матрицы (матриц 1 и 8 сложени ), или к отсутствию сигналов на их выходах. В первом случае будет отсутствовать разрешающий сигнал на выходе соответствующего блока контро л . в обоих случа х на выходах ошибо ного разр да (разр дов) сумматора си налы результата будут отсутствовать, Если в кодовых словах операндов длиной N- будет точно М единиц, с первых выходов матриц 1 и 8 сложени  сигналы поступают в соответствующие шифраторы 2, 9 и 10, а с вторых выхо дов - в выходные шины устройства, в блок б знака результата и в блок 7 переноса. Одновременно сигналы, соот ветствующие переносам нулей и единиц суммам, равным р-1 (если такие имеют с ) из других разр дов многоразр дно го сумматора, и сигнал Вычесть (пр вычитании) поступают на другие входы блока 6 знака результата и блока 7 переноса. При вычитании с одного из выходов блока 6 знака результата сиг нал (+ или -) поступает на вход одного из блоков 3 или 4 выдачи младшего разр да результата, на входы одной из пар блоков 11, 13или 12, Н выдачи старшего разр да результата и в выходную шину устройства. При сложении отсутствующий в р де случаев сигнал + дополн етс  (замен етс ) поступившим из входной шины устройства сигналом Сложить. С одного из выходов блока 7 переноса сигнал (ПО или П1) поступает на входы одной из пар блоков 1J, 12 или 13, 1 выдачи старшего разр да результата. На входы одной из этих пар блоков и на вход одного из блоков 3 или k выдачи младшего разр да результата поступают сигналы с соответствующих шифраторов 2, Э и 10. Кроме того, на входы блоков . 3 и выдачи младшего разр да результата и блоков 11-1 if выдачи старшего разр да результата поступают сигналы с соответствующих блоков 5 и 15 контрол . При наличии всех разрешающих сигналов навходах одного из блоков 3 и 4 выдачи младшего. разр да результата и одного из блоков 11-1 выдачи старшего разр да результата , сигналы с выходов этих блоков поступают в выходные шины устройства. Рассмотрим подробнее схему вычитани  (А-В), котора  используетс  в данном устройстве. Примем р 10. П р и М ер 1. , Q-2k. Представим В в виде дополнений до р-1 в каждом разр де: В 75. Тогда А + + В 85 + 75- Промежуточные результаты: О в младшем разр де и перенос 1 в старший разр д; 5 в старшем разр де и перенос 1 в младший разр д. что при в.ычитании соответствует положительному результату (+). Тогда окончательно получаем результат в пр мом коде: 1 в младшем разр де и 6 в старшем разр де. Пример 2. А-24, В-85. Представим В в виде дополнений до р-1 в ,каждом разр де: . Тогда А+В промежуточные результаты :8 в младшем разр де и перенос О в старший разр д; 3 в таршем разр де и перенос О в младший разр д, что при вычитании соответствует отрицательному результату (-). Тогда окончательно получаем результат в обратном коде (в виде дополнений до р-1 в каждом разр де): 1 в младшем разр де и 6 в .старшем разр де. П р и м-е р 3. А-11, В-11. Представим В в виде дополнений до р-1 в каждом разр де: . Тогда А+В 11+88. Промежуточные результаты: i 9 в младшем разр де и перенос О в .старший разр д; 9 в старшем разгр де и перенос О в младший разр д . Тогда по аналогии с BjopbiM примером получаем окончательный результат: О в младшем и старшем разр дах . Знак - при нулевом результа те нельз  отнести к существенным не достаткам.предлагаемого устройства. Пример k (дл  многЬразр дного .сумматора), , , Тогда А+В О 010 +9999. Промежуточ ные результаты: 9 (т, е, сумма р-1) в младшем разр де и перенос О в стар ший разр д; О в старшем разр де иперенос 1 в m-1-й разр д 9;(т. е. сумма р-1) в т-1-ом разр де и перенос О в т-ый разр д;9 9 (т,е, сумма pв т-ом разр де и перенос. О в младший разр д. Учитыва  то, что между старшим и младшим разр дами возможен циклический перенос .(в т-ом и т-1-ом разр дах суммы р-1) получаем окончательный результат: +0010,

Положительнь|й эффект от внедрени  предлагаемого устройства заключаетс  в расширении его функциональных возможностей, так как в этом устройстве возможно не только сложение, но и вычитание чисел, представленных в коде М из N, .

Claims (2)

1.Авторское свидетельство СССР W , кл. G Об F 7/50, 19б8.

2.Авторское свидетельство СССР по за вке № 2681286/18-2,

кл. G Об F 7/50, 1979 (прототип).

(

в

Ф

I I ill

I

(p-fhip

фиг.г

ПОпл.р

по

{ М I

(p-Si