SU873238A1 - Сумматор в коде "м из N - Google Patents

Description

(54) СУММАТОР В КОДЕ М из N

Изобретение относитс  к вычислительной технике и предназначено дл  выполнени  арифметических операций с числами, представленными в коде М из N, где N - количество позиций в кодовом слове, М - коли ество единиц в кодовом слове. Известен двухразр дный сумматор в коде 2 из 5, содержащий схему местного управлени , преобразователи кодов операндов, матрицы элементов И, схемы коррекции, схемы перен са, шифратор младшего разр да и cxe выдачи старшего разр да суммы. . . Сигналы, соответствующие командеи Сложить или Вычесть, поступают через схему местного управлени  на управл ющие входы преобразователей кодов. Преобразователи расшифровывают подаваемые на них опера и посылают их ды в код из 10 на матрицы элементов И. Одновременно указанные преобразователи посыла ют сообщени  в схемы коррекции о четности или нечетности прошедших через них операндов. Матрицы элементов И выполн ют суммирование или вычитание операндов. Сигналы с матриц элементов И поступают на схемы коррекции и на схемы переноса.Откор ректированиый результат суммировани  младшего разр да операндов поступаетиз схемы коррекции в шифратор,с выходов которого снимаетс  младший разр д суммы. Сигналы со схеьм младшего разр да подаютс  на схемы выдачи старшего разр да суммы. Откорректированный результат суммировани  старших разр дов операндов поступает из схемы коррекции также в схеме выдачи старшего разр да суммы. Одна из схем зашифровывает старший разр д суммы в код 2 из 5, друга  в код 2 из 5 с добавлением единицы . Сигналы из схемы коррекции старшего разр да и из схемы выдачи старшего разр да суммы поступают на схему переноса старшего разр да. Выходные сигналы последней управл ют преобразовател ми кодов 1. Недостатком этого сумматора  вл етс  низкое быстродействие, вследствие преобразовани  кодов операндов перед подачей их на матрицы элементов И, проведени  коррекции перед шифровкой результатов операции, а также низкое быстродействие самой матрищл элементов И. . Наиболее близким к предлагаемому по технической сущности  вл етс 

сумматор в коде М из N, младший разр д которого содержит блок вццачи результата, шифратор, матрицу элементов И, блок переноса и блок крнтрол , причем входы матрицы элементов И и блока контрол  соединены со входными шинами устройства, выходы, матрицы элементов И соединены со входами шифратора и блока переноса, выходы шифратора и блока контрол  соединены со входами блока выдачи результата . С выходов блока выдачи результата сигналы, как правило, поступают на регистр результата, выходы блока выдачи результата соединены с первой группой входов регистра резултата , втора  группа входов регистра резуль.тата соединена со входной шиной устройства,  вл ющейс  шиной Охредварительнрй установки в всех триггеров регистра результата, а выходы регистра результата соединены с выходными шинами устройства (2.

Недостатками данного устройства  вл етс  сравнительно невысокое быстродействие из-за необходимости прохожде ни  сигналов, соответствукицих резуль .тату выполненной операции, через блок |Выдачи результата и большие аппаратурные затраты на реализацию блока контрол  и блока выдачи результата.

Цель изобретени  - повышение быстродействи  , а также сокращение аппаратурных затрат на его реализацию при предотвращении распростра- нени  ошибочного результата операции с выходов регистра результата.

Поставленна  цель достигаетс  те что в сумматоре из N, со-, держащем регистр результата, шифратор , матрицу сложени  и блок переноса , причем входы матрицы сложени  соединены соответственно с входными шинами первого и второго операндов сумматора, выходы матрицы сложени  соединены соответственно со входами шифратора и блока переноса, выходы регистра результата соединены с выходшл«и шинами сумматора, перва  группа входов регистра результата соединена со входной шиной установки сумматора/ выходы шифратора соединены со второй группой вхо дов регистра результата.

На чертеже представлена блоксхема-сумматора в коде М из N.

Сумматор содержит регистр 1 результата , шифратор 2, матрицу 3 сложени  и блок 4 переноса, выходы регистра 1 соединены с выходными шинами 5 устройства. Перва  группа входов регистра 1 соединена со входной шиной установки б устройства-,  вл ющейс  шиной предварительной установки в i всех триггеров регистра 1, втора  группа входов регистра 1 соединена с выходами шифратора 2, выходы матрицы 3 сложени 

соединены со входами шифратора 2 И блока переноса 4, входы матрицы 3 соединены со входными шинами 7 и 8 устройства.

Регистр 1 представл ет собой группу из N триггеров, единичные входы которых образуют первую группу входов регистра 1, а нулевые - вторую группу входов регистра 1. Единичные выходы триггеров образуют группу выходов регистра 1. Шифратор 2 это группа из N многовходовых элементов ИЛИ, входы которых соединены с определенными входами шифратора 2, согласно выбранному алфавиту. Результат операции шифруетс  в коде, противоположном (по уровн м напр жений ) коду М из N. Количество входов элементов , где Р - основание системы счислени . Выходы элементов ИЛИ  вл ютс  выходами шифратора 2. Матрица сложени  представл ет собой матрицу многовходовых элементов И. Количество входов элемента И равно 2 М. Входы элементов И матрицы 3 соединены с определенными шинами 7 кодов операндов согласно выбранному алфавиту. Шины 7 кодов операндов соединены со входами матрицы 3. Шины, объедин ющие выходы элементов И, соответствующих одинаковым результатам операций, соединены с выходами матрицы 3. Блок 4  вл етс  группой из двух элементов ИЛИ. Р входов одного элемента ИЛИ соединены с 1-ми входами блока 4,0 . Этот элемент ИЛИ соответствует переносу нул . Р-1 входов другого элемента ИЛИ соединены с входами блока 4, где . Этот элемент ИЛИ соответствует переносу еди ницы. Выходы элементов ИЛИ соединены с выходами блока 4.

Сумматор работает следующим образом .

Операнды в коде М из N постуПёцот на входыматрицы 3. Если поступают правильные кодовые слова операндов , срабатывает один из элементов И матрицы 3 и с его вьосода сигнал р.езультата поступает на один из входов блока 4 переноса и один из входов шифратора 2. С одного из выходов блока 4 переноса сигнал, соответствую1 , поступает в вы

щий

или

ходную шину, если рассматриваемый сумматор  вл етс  частью многоразр дного устройства. С выхода шифратора 2 сигналы противоположные (по уровн м напр жений) результату операции в коде М из N/поступают на нулевые входы триггеров регистра 1,предварительно установленных в единичное состо ние . На выходах регистра 1 результата образуетс  кодовое слово, соответствующее результату операции в коде М из N .

Claims (2)

1. По вление ошибочных кодовых слов операндов с меньшим, чем положено. количеством единиц приводит к отсутствию сигналов на всех выходах элементов 4 матрицы 3. По вление ош  бочных кодовых слов операндов с боль шим, чем положено, количеством еди ниц приводит к по влению на выходах элементов И матрицы 3 сразу нескольких сигналов, которые зафем шифруютс  в коде, обратном (по уровн м напр жений) коду М из N, ши11 ратором 2 как результаты нескольких правильных операций, по вившихс  одновременно. Вследствие на выходах шифратора 2 по вл етс  кодовое слово с большим, чем положено количеством единиц. Сигналы, соответствующие единицам этого кодового слова поступают на нулевые входы соответствующих триггеров (пред варительно установленных в единичное состо ние) регистра 1. На выходах ре гистра 1 результата образуетс  кодовое слово с меньшим чем, положено, количеством единиц . Как уже отмечалось , такое кодовое слово не может быть далифровано как правильное и, следовательно, ошибка не получает дальнейшего распространени . Шифратор 2 не об зательно должен шифровать значение результата в коде обратном коду М из N. Шифраци  может производитьс  и в пр мом коде нулешдю входы триггеров регистра 1 должны быть в таком случае инверсными . Вместо матрицы 3 сложени  можно использовать матрицу вычитани , ум ножени  и т.д. Положительный эффект данного суыматора заключаетс  в повышении.быстродействи  не менее, чем на 25%, так как сигналы в нем до сформировани  результата операции проход т через три блока, а в прототипе - через четыре , и в сокращении аппаратурных затрат за счет исключени  блока контрол  и блока выдачи результата. Формула изобретени  Сумматор в коде М iis N содержащий регистр результата, шифратор, матрицу сложени  и блок Лереноса, причем входы матрищл сложени  соединены соответственно с входными IUHНсши первого и второго операндов сумматора , выходы матрицы сложени  соединены соответственно со входами шифратора и блока переноса, выходы регистра результата соединены с выходиыми шинами сумматора, отличающийс  тем, что, с целью повышени  быстродействи  и сокращени  аппаратурных затрат, перва  группа входов регистра результата соединена со входной иганой установки сумматора , выходы шифратора соединены со второй группой входов регистра результата. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР 259480, кл. G 06 F 7/50, 1968,
2. 2.Авторское свидетельство СССР по за вке W 2681286/18-24, кл. G 06 F 7/50, 1978(прототип).

   /E

   Ш.

   E38