SU447849A1

SU447849A1 - Controlled frequency divider

Info

Publication number: SU447849A1
Application number: SU1776030A
Authority: SU
Inventors: Валентин Соломонович Рафф; Иосиф Данилович Розов; Юрий Зельманович Фельдман; Валерий Иванович Холодный
Original assignee: Украинский Государственный Проектный Институт "Тяжпромэлектропроект"
Priority date: 1972-04-24
Filing date: 1972-04-24
Publication date: 1974-10-25

Description

1one

Изобретение относитс к области цифрового электропривода и дискретной автоматики.This invention relates to the field of digital electric drive and discrete automation.

Известны управл емые делители частоты, содержащие счетчик, схемы «И и схему «ИЛИ. Однако иснользование дифференцирующих цепей Б схемах совпадени снижает номехоустончивость устройств и таким образом ухудшает их надежность.Controlled frequency dividers are known, including a counter, an AND and a circuit OR. However, the use of differentiating circuits in coincidence circuits in B schemes reduces the device’s poorly responsiveness and thus degrades their reliability.

Целыб изооретени вл етс поныщение помехоустойчивости устройства.The decisive factor is the noise immunity of the device.

Дл этого в каждый разр д управл емого делител частоты введены донолнительно триггер и схема «И, выход которой соединен с нулевым входом дополнительного триггера, первый вход соединен с выходом данного разр да счетчика, а вторые входы всех дополнительных схем «И объединены и соединены со входом счетчика. Единичный вход дополнительного триггера каждого разр да соединен с инверсным выходом данного разр да счетчика , а единичный выход - с дополнительным входом схемы «И данного разр да.To do this, in each bit of the controlled frequency divider, a trigger and an AND circuit are inputted, the output of which is connected to the zero input of an additional trigger, the first input is connected to the output of this counter bit, and the second inputs of all additional AND circuits are connected and connected to the input counter. The single input of the additional trigger of each bit is connected to the inverse output of the given digit of the counter, and the single output to the additional input of the “And this bit” circuit.

На фиг. 1 изображена функциональна схема предлагаемого делител ; на фиг. 2 - временна диаграмма его работы.FIG. 1 shows a functional diagram of the proposed divider; in fig. 2 - time diagram of his work.

Устройство содержит счетчик 1, ключи 2-5 выборки частоты и логическую схему «ИЛИ 6. Каждый ключ выборки частоты содержит две схемы «И, инвертор и триггер.The device contains counter 1, frequency selection keys 2-5 and logic circuit "OR 6. Each frequency selection key contains two AND patterns, an inverter and a trigger.

Временна диаграмма по сн ет работу устройства на примере выхода «с счетчика. В исходном состо нии сигнал на выходе «с отсутствует , поэтому триггер 4-6 через инвертор 4-2 устанавливаетс в единичное состо ние . 1риггер 4-3 включаетс при подаче на его нулевой вход отрицательного сигнала из схемы «п 4-1, который по вл етс при совпадении сигнала на выходе «с с импульсом входной частоты /вх. 1ак как на вход схемы «И 4-4 поступает единичный импульс с выхода триггера 4-3, то на выходе 4-4 при наличии разрешени на шине управлени / по витс импульс, равный но длительности /вхЗа врем прохождени дес ти импульсов на выходе схемы «И 4-4 по вл ютс два импульса .The time diagram shows the operation of the device by the example of the output from the counter. In the initial state, the signal at the output "c" is absent, therefore the trigger 4-6 through the inverter 4-2 is set to one state. Gripper 4-3 is switched on when a negative signal from the circuit "Claim 4-1" is applied to its zero input, which appears when the output signal coincides with the pulse of the input frequency / in. 1 as a single pulse from the trigger output 4-3 arrives at the input of the circuit "AND 4-4", then at the output 4-4, if there is a resolution on the control bus / pulse, it is equal to the duration / in the pulse duration of the ten pulses at the output of the circuit "And 4-4, there are two pulses."

Аналогичным образом (но с другой частотой выборки импульсов) работают остальные разр ды управл емого делител частоты. Выходные импульсы всех разр дов поступают на логическую схему «ИЛИ 6, выход которой вл етс выходом устройства.Similarly (but with a different pulse sampling frequency), the remaining bits of the controlled frequency divider operate. The output pulses of all bits are sent to the logic circuit "OR 6, the output of which is the output of the device.

На фиг. 2 временные диаграммы построены дл случа , когда на шины управлени 7-10 подан код ООН (три). При этом из каждых дес ти импульсов счетчика на выход проход т три импульса.FIG. 2 timing charts are constructed for the case when a UN code (three) is applied to control buses 7-10. In this case, out of every ten pulses of the counter, three pulses pass to the output.

Предмет изобретени Subject invention

Управл емый делитель частоты, содержащий счетчик, схемы «И, схему «ИЛИ, причем выход каждого разр да счетчика соедипен с первым входом схемы «И данного разр да , второй вход которой соединен с шиной управлени данным разр дом, а выходы схем «И всех разр дов соединены со входами схемы «ИЛИ, отличающийс тем, что, с целью повышени помехоустойчивости, в каждый разр д управл емого делител частотыA controlled frequency divider containing a counter, AND schemes, OR circuit, and the output of each counter of the counter is connected to the first input of the AND circuit of this bit, the second input of which is connected to the control bus of this bit, and the outputs of the AND circuit of all bits are connected to the inputs of an OR circuit, characterized in that, in order to improve noise immunity, each bit of a controlled frequency divider

введены дополнительно триггер и схема «И, выход которой соединен с нулевым входом дополнительного триггера, а первый вход соединен с выходом счетчика данного разр да, аan additional trigger and an AND circuit are introduced, the output of which is connected to the zero input of an additional trigger, and the first input is connected to the output of a counter of this bit, and

вторые входы всех дополнительных схем «И объединены и соединены со входом счетчика, единичный вход дополнительного триггера каждого разр да соединен с инверсным выходом данного разр да счетчика, а единичныйthe second inputs of all additional circuits “And are combined and connected to the input of the counter, the single input of the additional trigger of each bit is connected to the inverse output of the given digit of the counter, and the single

выход - с дополнительным входом схемы «И данного разр да.output - with an additional input of the circuit “And this bit.

10 интшьсоб10 intshsob