SU432604A1 - Устройство для проверки матриц оперативных запоминающих устройств - Google Patents
Устройство для проверки матриц оперативных запоминающих устройствInfo
- Publication number
- SU432604A1 SU432604A1 SU1804818A SU1804818A SU432604A1 SU 432604 A1 SU432604 A1 SU 432604A1 SU 1804818 A SU1804818 A SU 1804818A SU 1804818 A SU1804818 A SU 1804818A SU 432604 A1 SU432604 A1 SU 432604A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- block
- matrix
- inputs
- control unit
- amplifiers
- Prior art date
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Description
I
Насто щее изобретение относитс к области зашо.минающи.х устройств.
Известно устройство дл шразерки матргщ оперативных заломинающи.к устройств, содержащее регистр адреса, подсоеди.ненный к блоку дешифраторов, 1выхОД которого подклюнен к блоку формирователей имтульсов то:ка, блок считывани и контрол , подсоединенный к блоку уиравлеии .
Недостатко.м известно го асрройсгва вл етс отсутствие аюго.матичеокото ко трол усилител считывани в момент работы устройства , ЧТО ведет IK дополнительно-му времени , необходимому дл проверки усилител считывани и у.меиьшению точности контрол пр01вер е)мой матрицы.
С .целью повышени точности контрол и быстродействи устройства в него введен дополнительный блок прадварнтельиы.х усилителей , работающих в цикле записи инфо1р(мации в .матрицу, копда усилители считывани не используютс . Одни входы дополнительного блока пред1ва1рительных усилителей подсоединены «о входа .м введенного в устройство блока генераторов импульсов -и к выходам схе.мы заоуака блока генераторо1в, другие - « выходам блока генераторов, а выходы - к входам блока усилителей считывани , с (Которым соединены предварительные усилители, работающие в цикле чтени Ннфор.мации с нровер емой :матрицы.
На чертеже показагта блок-схема устройства дл прове.рки матриц оперативных запоминающих устройств.
Устройство с.злгржнт блок / упра.влслн , регистр 2 адреса, дешифратор 3, блок 4 формирсвателей ; мпульсов токов. .К блоку 3 иодКЛЮчаетс .нрсвор ема матрица 5. Устройство также содержит блок 6 генераторов нмпульсов , состо щий из генераторов 7 и 8, блок 9 предварительных усилителей, состо нщх из нескольких нредварптельных усилителей (на чертеже указаны два предварительных усилител 0 и //), дополнительный блок 12 предварительных сплителей, состо щих из предварительных усилителей 13 и 14, блок 15 усилителей считывани , схему 16 запуска бло-ка генераторов, котора в.ключает схемы «И 17 ;i 18 и инвертор J9, блок 20 контрол .
Блок / управлени предназ.начен дл выработки нeoбxoди ыx импульсов и потенциалов , управл ющих работой остальных блоков устройства. Оп соединен с регистром 2 адреса , .дешифратором 3, блока-мн формирователей и.мпульсов токов 4, предварительных усилителей Я усилителей считыван 1 /5, схемой 16 запуска бло,ка генераторов н.мпульсов и блоком контрол 20.
Регистр 2 а.дреса, предусмотренный дл ::1оследовате.1ы-1ого выоооа Iepi.iii, рабога;о ЦЛл ,в счсгчич;;. О;: соед1М1ен с блоками управлени /, деш;1()раTOpCLM о 41 блоком формирователе и.ЛП/.гьсгв токов 4. Дсшифраир 3 служит дл ареобралоз.:;;;;1 1 1отелЦ1 а.;ов тршгсроз pe; iCi;)a 2 и ммшульсы В|;;аб жде;1 1Я cooTiSeTcrBVioniMX тол гтс .выоор спределеиао: оомот1ки Даллэи коорцииаты матрицы. Входы .дешифратора 3 соединены с . блока улра-влг:;11 /, регистра а.дреса 2, блока формирс.вателеи импуль-сав токов 4, а его выходы пэдключеи1л к шинам Н.рОвер емой .матрицы 5. Блок фсрлпфователей нмпульсов токов 4 Лрсдназиачеи дл фо рмиравани импульсов тока чтени , . О|И соедиис:; с блоком угфавлени / и дешифратором 3. Блок reiiepaTopOB ИМпульссв 6 исиользуетс дл ге11ер11рс1заи1 Я им1а1ульсс13 иаТ1р ;ке1:и заданной а М1Г л:плды и С:иределе;1но10 ;вре ;еиuciO полсжепи .но отношению IK лмпульсу :ia;;;yjKa. Генератор имиульсов 7 формирует имлульс |аир жбии по .длительности и ам;., paai-ibiii допуст11моГ М11п;,:ал:- 1гой ве,1ичине счита1;.1(01го СИГпала «1 с матрицы в MOMeirr заниси инфо рмации «1, а тенератор импульсов 8 формирует 1Млтульс, равный допустилюи максима,тьной величине считанного сигнала «О в момент заннси информации «О. Входы генераторов нмиульсов 7, 8 св заны соот .ветст1венцо с выходами 21 и 22 схемы 16 за1иуока бло1ка генераторов и с .иервыми клапанируемьгми 1входа1ми 23 и 24 лредварительилх ус 1лителей 13 и 14 блока 12, вторые входы 25 и 26 предварительных усилителей 13 и 14 соединены соответст-венпш с выхоаа.ми тех же генераторов. Ьлок 9 .ПрС;Д1зг1рительных уе;:лителеГ1 иредмазна чен .дл выбора обмотки считывани и пре,Д варитель;1.ого усилени ечитаиШлХ -сигналов с матриды. Первые входы клапанируемых лред1варитель-ных усилителей 10 и // соединены с выходами обм.отак считьвва-ни провер емой матрицы 5, а вторые входы - с выходом б л еж а / управлени . Дополнительный блок Г2 -предварительных усилителей служит ал усилени сигналоз, пост 1паюших с блока 6 геиерато.рсз импульCOiB . Кл а пируем ые пред1ва:рительные уснлителц 10-14 идентичны и выхады их соединены с первым 1ВХОДОМ блока 15 усилителей -счиТ пва;;и . Блок/5 усилителей счить вапи .предцазцачен дл а.мплитудной и временной селекции ечитан:иых сигналов, усилени их и формцрованн 1ВЫХ.ОДН01ГО имлульса. Второй вход блока 15 со.единен с блоком Л1пра1влени /, а выход - с Входам блока контрол 20. Схе.ма /5 3ai;iycKa б;и)к: :-с:;ерат(фсв н ; дн:;значема дли коммутац с;:гна;::)в yiipaB.ieии . заиуокающих :генераторы 7 и 8. Схема «М 17 срабатывает в момент записи информации «1 в матрицу, при этом на выходе схемы образуетс разрешающий нотенциал д.т за.пуока генератора Импульсов 7, а схема «И 18 срабатывает и залускает i енератор и.мпульсов 8 в омент заииси iiiicpopма .цш 0. Первые входы схем «П 17 и 18 Соеди1;сиы с выходом блока уиравлеии /, онределлюшего 1врем залуска в цикле записи блока 2 генераторов . Второй вход схемы «И 17 с:;едииен с 1ВХОДОМ инвертора 19 и выходом блока унравлени , ОЕТредел юшиМ зап,;сь информации «, а BTopoii вход схсМ1л «И 1 соедиiiCH с выходом и;3ергс;511 /5, K;)T; pbiii определ ет зани-сь информации «О. Выходы 21 и 22 схем «1Ь /7 и 18 С .;е.Д 1:е;. с соответствующими входал;и геиераторо-з 7 и 5 и входа и 23 24 предварительных усилителе 13 и 14. LJicix .ксмтро.т 5i9 KiK д;|а:1 ;аче11 дл ;;0:irpo;i5; соответстви залисаннО и считываемой информации. Блок контрол соединен с блоками управлени / и усилителей ечитывани 1 15. Выходь дсшифратора 3 а1С:Дключе:;ы к выходны .м шииам 27 устройства, входные шины 28, которого соединены с одними из входов блака 9 нредварительиых усилителей. Работа устройства ироисходит слеДуюши.м образом. При проверке матрицы 5 происходит азтол атическа смена Ц 1формации, зашисанной в iii-й, т. е. ы ачале идет цикл заи1:си информации в матрицу, соглае;10 пр мому «т желому коду, далее осуществл етс определенное количество Ц11.клов чтени иифор.ма.ци) с матрицы , затем .следует цикл зашиси информации в маг)иц согласно и иверсмому «т желому коду, 1 С;пределеииое Количество Ц1;к.тсв чте .::и с МсПри. и дао1ее все yi-j iiOвтор/ етс необхо,л;ьмое Ч1;сло .раз. Во в.ре.м ЦЦКЛС1В -чтени в блоке ун-равлеН1; 1 вырабатываютс клапан;1рующ1 е и-.мпульсы , позвол ющие выбрать 1еобходимый :;ре.,зар.:ггел1;ньи1 уснлитель блока 9 и yc;iлить считанный сигнал с провер емой матрцць; 5. Сч1ггаии1 1Й сипгал поступает на вкл;оченн )1Й нреД|варительный усилитель 10 или //, усиливаетс и поступает на блок усилителей считы1за;:и /5, который производит в-ременную се.тс:кц;1Ю с ,ью стробирующего ,;м Пульса 1 амтлнтудную -селекцию. При считыва-ниц ин-формащии «1 величиiiia считанного сигнала должна быть достаточна ДЛЯ срабатывани блока усилителей считывани 15, т. е. на выходе должен образоватьс стандартный исмпульс. Этот импульс пе-редаетс в -блок коптрол 20 и вооприкимаетс бложом как соответствие И:;.формаци 1 «1. При считывании инфор:ма.ции «О величи .иа считанного сигнала доллсна быть меньше напр жени порога .сра-батывапи
сч;;тььза1П Я и зыходнои иМпульс не образуетс . Сгоутстзие ИМлульсг иг вхг.це блока контрол 2G воспринимаете;; как соответствие информа ции «О.
Во врем ци кло;3 клаПанирлющие им1пульсы на вход блока 9 Предварительных усилителей не поступают. В это врем на nepiBbie (ВХОДЫ схем «И J7 -и 18 с блока управлени / ностушают ;кла1паНИрующие импульсы ци1кла записи. При записи ииформании «1 на щы.хсде 21 схемы «Р 17 будет сбразовап импулье, который включает предварительный )силитель /7 и тенератор нмп; льсов 7 (схема «И 18 будет закрыта). Через определенное врем генератор 7 вырабатывает и:мпульс напр жени определенной длительнО(Сти и амплигуды, 1П.ри а отором должен ораоатывать олок
;ил11телеи считывани 15. Если параметры блока усилителей считьввани 15 иаход те в порме, то Ois сработает , эыходной сигнал поступит на вход блока Контрол 20, который Выдаст сИГнал соотзетстви в блок управлени /. Если же параметры его из.менились так, что при это.м не будет образОВан выходной импульс, то блоком контрол 20 не будет выдан сигнал соответстви в блок управлени /.
При записи информации «О потегшиал на Зторо,.м вхсае схемы «И 17 станет запрещающим схема «И 17 откажетс закрытой, а схема «И 18 откроетс . Имитульс с выхода 22 схемы «И 18 откроет иредварительный усилитель 14 и заП етит Геиератор §. Через определенное врем генератор 9 вырабатывает импульс напр жени определенной длительности а .мплитуды, при котором блок усил .чтелей считывани 15 не должен срабатывать . Если параметры блока усилителей считывани 15 1 аход тс в норме, то оп не сработа .ет, блок контрол 20 выаает в блок / управлени сигнал соответстви . Если же параметры бло.ка усилителей считывани 15 измен тс так, что он сработает, то в этоим случае блок контрол 20 не выдает сигнал соответстви в блок упра влени 1. При отсутствии сигналов соответстви блоск управлени / ВЫдает оператору инфар мацию об изменении параметров блока усилителей считывани 15 л недоп- етимости дальнейшей проверки матриц. После окончани записи клапанирующие импульсы на первые входы схем «П /7, 18 поступать не будут i соответетзеино генераторы 7 и 8 блс1ка 6 не буаут запускатьс и дапэл; ;тельные г.редварнтельнь-ье усилнтели 13 и 14 бло1ка 12 будут за крыты.
При проверКе блока усилителей считывани 15 необходимо подавать стробирующий :р,:пульс в пИКлах чтени и записи.
Предмет и з о б р е т е ;; и
Устройство дл проверки матриц оперативных запоминающих устройств, содерлчащее дешифратор, входы которого подключены к выходам регистра адреса и блока формирователей тока, а выходы - к выходиьгм щ;1иа;м устройства, блок предварительных усил 1телей , оап:И вхоцы которого подсоеицнены к зходныМ шина.м устройства, друг)е - к блок УПравлени , а выходы - к блок} усилителей считьввани , СоединеннОму с бло.кОМ контрол , отличающеес тем. что, с целые повыщеии точности Контрол и увеличени быстродействи устройства, оно содержит допол1{ительный блоп предварительных усилителей, одни входы которого подсоединены ко входам введенного в устройство блока генераторо.в, другие - к выходам блока генераторов, а выхс:ды - ко входам блока усилителей считывани , схему запуска блока генераторов, входы которой подключены к блоку управлени , а выходы - ко входам блока генераторов.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1804818A SU432604A1 (ru) | 1972-07-04 | 1972-07-04 | Устройство для проверки матриц оперативных запоминающих устройств |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1804818A SU432604A1 (ru) | 1972-07-04 | 1972-07-04 | Устройство для проверки матриц оперативных запоминающих устройств |
Publications (1)
Publication Number | Publication Date |
---|---|
SU432604A1 true SU432604A1 (ru) | 1974-06-15 |
Family
ID=20520224
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1804818A SU432604A1 (ru) | 1972-07-04 | 1972-07-04 | Устройство для проверки матриц оперативных запоминающих устройств |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU432604A1 (ru) |
-
1972
- 1972-07-04 SU SU1804818A patent/SU432604A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU432604A1 (ru) | Устройство для проверки матриц оперативных запоминающих устройств | |
SU900314A1 (ru) | Полупосто нное запоминающее устройство | |
SU370654A1 (ru) | УСТРОЙСТВО дл КОНТРОЛЯ ФЕРРИТОВЫХ МАТРИЦ | |
SU497640A1 (ru) | Устройство дл контрол оперативных накопителей | |
SU898508A1 (ru) | Устройство дл контрол блоков пам ти | |
US3611323A (en) | Magnetostrictive delay-line memory | |
SU1201832A1 (ru) | Устройство дл ввода информации с перфоносител | |
SU548893A1 (ru) | Устройсто дл проверки ферритовых матриц | |
SU858094A1 (ru) | Запоминающее устройство | |
SU1223136A1 (ru) | Устройство дл определени момента максимума сигналов акустической эмиссии | |
SU824314A1 (ru) | Устройство дл контрол элементовзАпОМиНАющЕй МАТРицы | |
SU809369A1 (ru) | "Запоминающее устройство | |
JP2871337B2 (ja) | メモリ監視回路 | |
SU407392A1 (ru) | ||
SU385315A1 (ru) | Магнитный накопитель | |
SU970481A1 (ru) | Устройство дл контрол блоков пам ти | |
SU894556A1 (ru) | Многоканальное устройство дл определени координат развивающейс трещины | |
SU525157A1 (ru) | Способ обращени к запоминающему устройству | |
SU404127A1 (ru) | Устройство для усиления и селекции сигналов | |
SU376813A1 (ru) | УСТРОЙСТВО дл ПРОВЕРКИ ФЕРРИТОВЫХ МАТРИЦ | |
SU1049976A1 (ru) | Полупосто нное запоминающее устройство | |
SU890416A1 (ru) | Устройство дл считывани графической информации | |
SU957276A1 (ru) | Устройство дл контрол блоков оперативной пам ти | |
SU511557A1 (ru) | Устройство дл контрол логических узлов | |
SU1027778A2 (ru) | Блок воспроизведени дл запоминающего устройства |