SU484569A1

SU484569A1 - Устройство дл контрол блоков оперативной пам ти

Info

Publication number: SU484569A1
Application number: SU1962079A
Authority: SU
Inventors: Валерий Васильевич Звягинцев; Виталий Алексеевич Займак
Original assignee: Ордена Ленина Институт Кибернетики Ан Усср
Priority date: 1973-09-28
Filing date: 1973-09-28
Publication date: 1975-09-15

Description

1

Изобретение относитс к области запоминающих устройств.

Известно устройство дл контрол блоков оиеративной нам ти, содержащее блок формировани управл ющих токов, выходы которого подключены к выходным шинам устройства , а входы - к блоку управлени и дешифартору адреса, соединенному с регистром адреса, усилитель считывани , нодключенный к входным щинам устройства.

Известное устройство не позвол ет осуществить набор тестовых операций, который давал бы возможность воспроизвести реальные режимы работы элементов оперативной пам ти. Кроме того, оно имеет недостаточную точыость и эффективность контрол .

Описываемое устройство отличаетс от известного тем, что оно содержит дешифратор тестовых операций и дополнительный регистр. Выходы последнего подключены к блоку уиравлени , а выходы - к регистру адреса и входам дешифратора тестовых операций, выходы которого соединены с блоком управлени . Это позвол ет расширить область применени устройства и повысить точность его контрол .

На чертеже показана блок-схема предлагаемого устройства.

Устройство содержит блок 1 управлени , регистр 2 адреса, дополнительный регистр 3,

9

предназначенный дл приема н хранени в нроцессе контрол двоичных кодов тестовых операций; дешифратор 4 дл преобразовани кода тестовых онераций в снг)1алы, унравл ющие режимом контрол блока 5 оперативной пам ти; дешифратор 6 адреса; выходные шины 7 устройства, к которым подключен блок оперативной пам ти; блок 8 формировани управл ющих токов и усилитель 9 считывани , подсоединенный к .в.ходным щпиам 10 устройства. Выходы регистра 3 нодключены к регистру 2 и входам дешифратора 4. Входы регистра 3 соединены с выходами блока 1, входы которого подключены к выходам дешифратора 4. Устройство работает следуюн1нм образом.

И.мпульсы, поступающие от блока 1 на вход регистра 3, последовательно формируют двоичные коды всего набора тестовых операций, используемых при контроле. Эти коды преобразуютс дешифратором 4 в управл ющие сигпалы, которые поступают в блок 1 н определ ют в зависимости от выполн емой тестовой операции характер и последовательность вырабатываемых этим блоком сигналов дл управлени блоком 8. Таким образом, включение в работу отдельных узлов блока 8 и амплитудно-временные параметры формируемых импульсов токов могут быть разлнчны.мп