SU898508A1 - Устройство дл контрол блоков пам ти - Google Patents

Description

Изобретение относится к запоминающим устройствам.

Известно устройство для контроля блоков памяти, содержащее схемы сравнения, числовой регистр, усилители чтения, вспомогательное запоминающее устройство и блок управления. В этом устройстве предусмо грена подача импульсов стробирования в разное время относительно начала сигнала чтения CtL

Недостатком этого устройства является невысокая точность контроля.

Наиболее близким техническим· решением к изобретению является устройство для контроля блоков памяти, содержащее блок управления, вспомогательное запоминающее устройство, схемы сравнения, числовой регистр, усилители чтения, соединенные с формирователями строба Г 2].

Недостатком этого устройства являет- _м ся невысокая точность контроля, так как в нем не предусматривается определение оптимального времени подачи импульсов стробирования на усилители чтения.

Цель изобретения - повышение точности контроля блоков памяти.

Поставленная цель достигается тем, что в устройство для контроля блоков памяти, содержащее регистр числа, усилители чтения, формирователь стробирующих сигналов, схему сравнения, блок управления и накопитель, причем выход формирователя стробирующих сигналов подключен к одним из входов усилителей чтения, другие входы которых являются информационными входами устройства, а выходы соединены со входами регистра числа, выход которого подключен к первому входу схемы сравнения, второй вход и выход которой соединены соответственно с выходом и с первым входом накопителя, второй вход которого подключен к первому выходу блока управления, третий вход накопителя и второй выход блока управления являются соответственно управляющими входом и выходом устройства, введены счетчик^ формирователи управляющих сигналов, элемент задержки, эле

898508 4 мент ИЛИ и элемент И, причем входы счетчика и элемента задержки подключены соответственно к третьему и четвертому выходам блока управления, выходы элемента задержки соединены соответствен- j но со входами формирователей управляющих сигналов, выходы которых подключены к первым входам соответствующих элементов И, вторые входы которых соединены с выходом счетчика, входы эле- ю мента ИЛИ подключены к выходам элементов И, а выход соединен со входом формирователя стробирующих сигналов.

На чертеже изображена функциональная схема предложенного устройства. Устройство содержит блок управления 1, элемент задержки 2, формирователи управляющих сигналов 3, элементы И 4, счетчик 5, накопитель 6, схему сравнения 7, регистр числа 8, усилители чтения 9, формирователь стробирующих сигналов 10 и элемент ИЛИ II. Выход формирователя 10 подключен к одним из входов усилителей 9, другие входы которых являются информационными входами устройства, а выходы соединены со входами регистра 8. Выход регистра 8 подключен к первому входу схемы сравнения 7, второй вход и выход которой ' соединены соответственно с выходом и с .

первым входом накопителя 6, второй вход которого подключен к первому выходу блока управления I. Третий вход накопителя 6 и второй выход блока управления 1 являются соответственно управляющими входом и выходом устройства. Входы ³⁵ счетчика 5 и элемента задержки 2 подключены соответственно к третьему и к четвертому выходам блока управления 1.

Выходы элемента задержки 2 соеди40 йены соответственно со входами формирователей 3, выходы которых подключены к первым входам соответствующих элементов И 4, вторые входы которых соединены с выходом счетчика 5. Входы элемента ИЛИ 11 подключены к выхо- ⁴³ дам элементов И 4, а выход соединен со входом формирователя 10. Информационные входы и управляющие вход и выход устройства подключаются к соответствующим выходам и входу контролируемого ⁵⁰ блока памяти (на чертеже не показан). Накопитель 6 является накопителем полупостоянного типа. Устройство работает . следующим образом.

Предварительно в накопитель 6 запи- 55 сываются те же коды чисел и по тем же адресам, что и в контролируемый блок памяти.

По сигналу из блока управления 1 происходит считывание информации по очередному адресу из проверяемого блока памяти. В это же время из блока управления I поступает импульс тока на вход элемента задержки 2 и на запуск счетчика 5. В соответствии с кодом числа, хранящегося в данный момент в счетчике 5, открывается один из элементов И 4, например первый справа элемант И

4. При этом с соответствующего выхода элемента задержки 2 сигнал, сформированный соответствующим формирователем 3, проходит через элемент И 4 и элемент ИЛИ 11 на вход формирователя 10, который вырабатывает импульс стробирования, поступающий на первые входы усилителей 9 в момент времени, определяемый задержкой прохождения сигнала на элементе задержки 2. Считанное число из проверяемого блока памяти после усиления и стробирования поступает на регистр 8, а затем на первый вход, схемы сравнения 7, на второй вход которой приходит код того же числа из накопителя 6, При совпадении или несовпадении кодов чисел в накопитель 6 записывается соответствующий сигнал. Затем из блока управления I подаются очередные сигналы опроса проверяемого блока памяти запуска счетчика 5 и сигнал на вход элемента задержки 2. В соответствии с кодом числа, хранящегося в данный момент в счетчике 5, открывается’ другой элемент И 4 для прохождения сигнала иа запуск формирователя 10, в результате чего стробирующий сигнал смещается по времени относительно предыдущего стробирующего сигнала.

Этот процесс опроса проверяемого блока памяти по одному и тому же адресу, но с воспроизведением сигналов чтения по смещенному стробирующему сигналу может проводиться несколько раз, что определяется техническими требованиями к информационной надежности проверяемого блока памяти и количеством выходов элемента задержки 2, количеством формирователей управляющих сигналов 3 и элементов И 4. Режимы проверки могут быть установлены с помощью блока управления I. Такими режимами могут быть, во-первых, режимы последовательной проверки безошибочного считывания всех чисел из проверяемого блока памяти при подаче сигнала стробирования в одно и то же время, а затем введение аналогичной проверки при последовательном смещении по времени стробирующе

898508 4 го сигнала, а, во-вторых, смещение по времени стробирующего сигнала при многократном чтении числа по одному и тому же адресу, что позволяет в обоих случаях выбрать оптимальное время сгроби— 5 рования и в результате повысить точность контроля блока памяти.

Технико-экономическое преимущество предложенного устройства заключается в обеспечении более высокой, по сравнению > с известным точности контроля, достигаемой за счет выбора оптимального време— \ ни стробирования сигнала чтения.

Claims (2)

1. Изобретение относи1чз  к запоминающим устройствам. Известно устройство дл  контрол  блоков пам ти, содержащее схемы сравнени  числовой регистр, усилители чтени , вспомогательное запоминающее устройство и блок управлени . В этом устройств© пре дусмотрена подача импульсов стробхфовани  в разное врем  относительно начала сигнала чтени  Cl3. Недостатком этого устройства  вл ет с  невысока  точность контрол . Наиболее близким техническимрешением к изобретению  вл етс  устройство дл  контрол  блоков пам ти, содержащее блок управлени , вспомогательное запоминающее устройство, схемы сравнени , числовой регистр, усилители чтени , соединенные с формировател ми строба С 2. Недостатком этого устройства  вл етс  невысока  точность контрол , так как в нем не предусматриваетс  определение оптимального времени подачи импульсов стробировани  на усилители чтени . Цепь изобретени  - повьпиен е точности контрол  блоков пам ти. Птютавленна  цель достигаетс  тем, что в устройство дл  контрол  блоков пам ти , содержащее числа, уснлй- тепи чтени , формирователь стробирук ших сигналов, схему сравнени , блок управлени  в накопитель, причем выход формировател  стробируюших сигналов подключен к одним вз входов усилителей чтенш, другие входы которых  вл ютс  инфорлашюнными входами устройства, а выходы соединены со входами регистра числа, выход которого подключе  к первому входу схемы сравнени , второй вход к выход которой соединены соответхзтвёкно с выходом и с первым входс л накопи- тел , второй вход которого подключен к первому выходу блока управлени , третий вход накопител  и второй выход блока управлени   вл ютс  соответственно управл ющими входом и выходом устройства, введены счетчик формирователи управл ющих сигналов, элемент задержки, элеменг ИЛИ и элемент И, причем входы и элемента задержки подключен соответственно к третьему и четвертому выходам блока управлени , выходы элемента задержки соединены соответствен- Но со входами формирователей управл ющих сигналов, выходы которых подключены к первым входам соответствующих элеменгов И, вторые входы которых соединены с выходом счетчика, входы элемента ИЛИ подключены к выходам элементов И, а выход соединен со входом формировател  стробирующих сигналов. На чертеже изображена функциональна  схема предложенного устройства, Устройство содержит блок управлени  t, элемент задержки 2, формирователи управл ющих сигналов 3, элементы РГ 4, счетчик 5, накопитель 6, схему сравнени  7, регистр числа 8, усилители чтеНИН 9, формирователь сгробируюших сигналов Ю и элемент ИЛИ II. Выход формировател  Ю подключен к одним из входов усилителей 9, другие входы которых  вл ютс  информационными входами устройства, а выходы соединены со входами регистра 8. Выход регистра 8 подключен к первому входу схемы сравнени  7, второй вход и выход которой соединены соответственно с выходом и с первым входом накопител  6, второй вхо которого подключен к первому выходу блока управлени  I. Третий вход накопител  6 и второй выход блока управлени  I  вл ютс  соответственно управл ющим входом и выходом устройства. Входы счетчика 5 и элемента задержки 2 подключены соответственно к третьему и к четвертому выходам блока управлени  I Выходы элемента задержки 2 соединены соответственнб со входами формиро |вателей 3, выходы которых подключены к первым входам соответствующих элементов И 4, вторые входы которых соединены с выходом счетчика 5, Входы элемента ИЛИ 11 подключены к выходам элементов И 4, а выход соединен со входом формировател  Ю, Информационные входы и управл ющие вход и выход устройства подключаютс  к соответствующим выходам и входу контролируемого блока пам ти (на чертеже не показан). Накопитель 6  вл етс  накопителем полупосто нного типа. Устройство работает следукдцим образом. Предварительно в накопитель 6 записываютс  те же коды чисел и по тем же адресам, что и в контролируемый блок пам ти. По си1Ч1алу из блока управлени  I происходит считыгзание информации по очередному адресу из провер емого блока пам ти. В это же врем  из блока управлени  I поступает импульс тока на вход элемента задержки 2 и на запуск счетчика 5, В соответствии с кодом числа , хран щегос  в данный момент в счетчике 5, открываетс  один кз элементов И 4, например первый справа элемант И 4, При этом с соответствующего выхода элемента задержки 2 сигнал, сформированный соответствующим формирователем 3, проходит через элемент И 4 и элемент ИЛИ 11 на вход формировател  10, который вырабатывает импульс стробиро- вани , поступающий на первые входы усилителей 9 в момент времени, определ емый задержкой прохомсдени  сигнала на элементе задержки 2, Считанное число из провер емого блока пам ти после усилени  и стробировани  поступает на регистр 8, а затем на первый вход, схемы сравнени  7, на второй вход которой приходит код того же числа из накопител  6. При совпадении или несовпадении кодов чисел в накопитель 6 записываетс  соответствующий сигнал. Затем из блока управлени  1 подаютс  очередные сигналы опроса провер емого блока пам ти запуска счетчика 5 и сигнал на вход элемента задержки 2, В соответствии с кодом числа, хран щегос  в данный момент в счетчике 5, открываетс другой элемент И 4 дл  прохождени  сигнала на запуск формировател  10, в результате чего стробирующий сигнал смещаетс  по времени относительно предыдущего стробирующего сигнала. Этот процесс опроса провер емого блока пам ти по одному и тому же адресу, но с воспроизведением сигналов чтени  по смещенному стробирующему сигналу может проводитьс  несколько раз, что определ етс  техническими требовани ми к информационной надежности провер емого блока пам ти и количеством выходов элемента задержки 2, количеством формирователей управл ющих сигналов 3 и элементов И 4, Режимы проверки могут быть установлены с помощью блока управлени  I. Такими режимами могут быть, во-первых, режимы последовательной проверки безошибочного считывани  всех чисел из провер емого блока пам ти при подаче сигнала стробировани  в одно и то же врем , а затем введение аналогичной проверки при последователь-ном смещении по времени стробирующего сигнала, а, во-вторых, смещение по вралени сгробирующего сигнала при мно- гокрагном чтении числа по одному и тому же адресу, что позвол ет в обоих слу ча х выбрать оптимальное врем  строби- рованн  и в результате повысить точност контрол  блока пам ти. Технико-экономическое преимущество предложенного устройства заключаетс  в обеспечении более высокой, по сравнению с известным точности контрол , достигаемой за счет выбора оптимального ни стробировани  сигнала чтени . Формула изобретени  Устройство дл  контрол  блоков пам ти , содержшцее регистр числа, усилители чтени , формирователь стробирующих сигналов, схему сравнени , блок управлени  и накопитель, причем выход фор мировател  стробирующих сигналов подключен к одним из входов усилителей чтени , другие входы которых  вл ютс  информапиот1ыми входами устройства, а выходы соединены со входами регистра числа, выход которого подключен к первому входу схемы сравнени , второй вход и выход которой соединены соответственно с выходом и с первым входом на- копител , второй вход которого подключен к первому выходу блока управлени , третий вход накопител  и второй выход блока управлени   вл ютс  соответчзгвенно управл ющими входом и выходом устройства , отличающеес  гем, что, с целью повыщени  точности контрол , оно содержит счетчик, формировате-. ли управл ющих сигналов, элемент за- держки, элемент ИЛИ и элементы И, причем входы счетчика и элемента задержки подключены соответственно к третьему и к четвертому выходам блока управлени , выходы элемента задержки соединены соответственно со входами формирователей управл ющих сигналом, выходы которых подключены к первым вхо.. дам соответствующих элементов И, вторые входы которых соединены с выходом счетчика, входы элемента ИЛИ подключены к выходам элементов И, а выход соединен со входом формировател  сгро- бируюших сигналов. Источники  нформашш, хфнн тые во внимание при экспертизе 1.Авторское свидетельство СССР № 706882, кл. G II С 29/ОО, 1978.
2. 2.Авторское свидетельство СССР NJ 702412, кл. G, 11 С 29/ОО, 1978 (прототип).