SU407392A1 - - Google Patents

Description

1

Изобретение относитс  к области вычислительной техники.

Известны запоминающие устройства на статических МОП-триггерах, в которых разр дные шины подсоединены ко входам усилителей считывани  и к выходам схем записи.

Педостатком известных устройств  вл етс  то, что после подачи разр дного имиульса записи в результате воздействи  его на вход усилител  считывани  происходит забивание усилител  считывани  и требуетс  зиачительное врем  дл  возвращени  последнего в нормальное состо ние.

С целью повышени  (Помехоустойчивости, в предлагаемом запоминающем устройстве в каждый столбец матрицы введена дополнительна  разр дна  шина, нодключегша  к выходам п/2 триггеров столбца и к однОМу из входов дифференциального усилител , другой вход которого подключеи к основной разр дной шине и к выходам остальных п/2 триггеров того же столбца, а схема залисн через раздел )1тельные диоды подключена к обеим разр дным шинам.

Блок-схема устройства приведена на чертеже .

Устройство состоит из статических МОПтриггеров , образующих матрицу J из п столбцов и т строк, адресных шин 2, разр дных шин 3, схем записи 4, дифференциальных усилителей считывани  5, разделительных диодов 6.

Устройство работает следующим образом. считывании кода, залисаииого по Н1екоторо-му адресу, возбуждаетс  соответствующа  адресна  шина 2. В результате считаииа  информаци  поступает на один из входов одного из диффереициальных усилителей считывани  5, причем другой его вход остаетс  невозбужденным , так как он подключен ко второй ноловине триггеров столбца.

При записи некоторого кода по данному адресу возбуждаетс  соответствующа  адресна  шииа 2, и схема заииси 4 через разделительиые диоды 6 возбуждает (или не возбуждает , в зависимости от за1ннсывае:4 ого кода) соответствующие разр дные питы V. В результате разр дный импульс записи через разделительпые диоды одновременно (синфазио)

ностуиает на оба входа дифференциальиого усилител  считывани , который подавл ет снифазный сигнал. Это приводит к иовышению быстродействи  и помехоустойчивости устройства .

П р е д iM е т изобретен и  

Запоминающее устройство, содержащее

матри:цы из п столбцов и т строк, вьшолненные на статических МОП-триггерах, адресные

шины, подключенные к адресным входам триггеров , разр дные шины, схемы записи и дифференциальные усилители считывани , отличающеес  тем, что, с целью повышени  помехоустойчивости , в каждый столбец матрицы введена разр дна  шина, подключенна  к выходам л/2 триггеров столбца и к одному из

входов дифференциального усилител , другой вход которого подключен к основной разр дной шине и к выходам остальных «/2 триггеров того же столбца, а схема записи через разделительные диоды подключена к обеим разр дным шинам.

,«ta, :x-flj;0

i

I I I I I I I I I I I I I I

-inn