SU1695508A1

SU1695508A1 - Двоичный преобразователь код-частота

Info

Publication number: SU1695508A1
Application number: SU884622462A
Authority: SU
Inventors: Александр Иосифович Ващенко
Original assignee: Предприятие П/Я А-7162
Priority date: 1988-12-20
Filing date: 1988-12-20
Publication date: 1991-11-30

Abstract

Изобретение относитс к информационно-измерительной и вычислительной технике и может быть использовано при построении частотно-цифровых приборов. Цель изобретени - расширение области применени путем обеспечени многоканального преобразовател кода в частоту. Двоичный преобразователь код - частота содержит двоичный делитель частоты, блок формировани частотных компонент, генератор эталонной частоты, m (no числу каналов ) регистров входного кода, m блоков элементов И, m элементов ИЛИ, m сглаживающих делителей частоты, селектор-мультиплексор , регистр адреса каналов, дешифратор адреса каналов, шины записи данных и адреса, шину Адрес/данные, шину выбора канала, выходные шины и выходную шину коммутируемой частоты. Поступающий по шине Адрес/данные код адреса каналов запоминаетс в регистре адреса. В сопровождении сигнала записи данных пропорциональный частоте входной код записываетс в выбранный в соответствии с адресом регистр входного кода. Генератором эталонной частоты, делителем частоты и формирователем частотных компонент фонируетс последовательность импульсов, котора поступает на входы блока элементов И, на вторые входы которых поступает преобразуемый код. Эти последовательности , объединенные элементами ИЛИ, поступают на сглаживающий делитель частоты, обеспечивающий равномерность распределени импульсов и, следовательно , высокую точность преобразовани кода в частоту.1 ил. (Л С

Description

Изобретение относитс к информационно-преобразовательной и вычислительной технике и может быть использовано при построении частотно-цифровых приборов.

Цель изобретени - расширение области применени путем обеспечени многоканального преобразовани кода в частоту.

На чертеже изображено устройство, структурна схема

Двоичный преобразователь код-частота содержит двоичный делитель 1 частоты,

блок 2 формировани частотных компонент, выполненных на D-триггерах, генератор 3 эталонной частоты, m (по числу каналов) регистров 4 входного кода, m блоков элементов И 5, m элементов ИЛИ 6, m сглаживающих делителей 7 частоты, селектор-мультиплексор 8, регистр 9 адреса кана- лов, дешифратор 10 адреса каналов, шину 11 записи данных, шину 12 записи адреса, шину 13 Адрес/данные, шину 14 выбора

о о ел

СП

о

00

канала, выходные шины 15 каналов, выходную шину 16 коммутируемой частоты.

Преобразователь может сопр гатьс с внешними устройствами с интерфейсом МПИ или2К.

Преобразователь работает следующим образом.

По шине 13 Адрес/данные в сопровождении сигнала на шине 12 в дешифратор 10 адреса каналов и регистр 9 адреса поступает код адреса каналов. Регистр 9 адреса необходим дл запоминани адреса до момента прихода сигнала записи данных. Вслед за адресом по сигналу записи данных на шине 11 на D-входы регистров 4 входного кода поступает код частоты, который в дешифраторе 10 адреса каналов селектирует- с и записываетс в выбранный по С-входу регистра 4 входного кода.

Сигнал частотой

FBX Р 2

n+ m

где р - вес младшего разр да входного кода;

пит- разр дность делителей 1 и 7 соответственно;

с генератора 3 эталонной частоты поступает на двоичный делитель 1 частоты. С выходов двоичного делител 1 частоты сформированные последовательности импульсов поступают на С-входы блока 2 формировани частотных компонент. По R-входу блока 2 импульсы последовательностей укорачиваютс до длительности, равной длительности импульсов эталонной частоты. Последовательности импульсов с частотами Рвх/2 , где k - номер разр да делител 1 частоты, поступают на соответствующие первые входы элементов И блока 5, на вторые входы которых с соответствующего регистра 4 входного кода поступает код, пропорциональный частоте.

Последовательность импульсов, синтезируема на выходе элементов ИЛИ 6, поступает на сглаживающий делитель 7 частоты, емкость 2т, где т выбираетс в зависимости от заданной точности преобразовани . С выхода сглаживающего делител 7 частоты при снимаетс практически равномерна последовательность импульсов, частота которой может быть определена по формуле

Рвых (Рвх | ik2-k)2-™.(2)

При этом относительна погрешность распределени импульсов выходной частоты соответствует выражению

9 ±

где m - количество разр дов в сглаживающем делителе 7 частоты.

С выходов сглаживающих делителей 7

частоты последовательность импульсов заданной частоты поступает на D-входы селектора-мультиплексора 8, который позвол ет на выходной шине 15 преобразовател коммутировать частоты с внешнего устройства в соответствии с кодом номера канала, подаваемым на шины 14. Селектор- мультиплексор 8 позвол ет модулировать выходную частоту по заданному закону.

Claims

Формула изобретени

30

Двоичный преобразователь код - частота , содержащий двоичный делитель частоты

20 и б лок формировани частотных компонент, выполненный на блоке D-триггеров, С-входы которого соединены с соответствующими выходами двоичного делител частоты, R-входы объединены с входом двоичного де25 лител частоты и соединены с выходом генератора эталонной частоты, а D-входы вл ютс шиной логической единицы, первый регистр входного кода, первый элемент ИЛИ, выход которого подключен к входу первого сглаживающего делител частоты, отличающийс тем, что, с целью расширени области применени путем обеспечени многоканального преобразовани кода в частоту, в него введены m по

35 числу каналов блоков элементов И, т-1 элементов ИЛИ, т-1 сглаживающих делителей частоты, т-1 регистров входного кода, селектор-мультиплексор , дешифратор адреса каналов и регистр адреса каналов, вход син40 хронизации которого вл етс шиной записи адреса, а выходы соединены с соответствующими адресными входами дешифратора адреса каналов, управл ющий вход которого вл етс шиной записи дан45 ных, а выходы подключены к входам разрешени записи m соответствующих регистров входного кода, выходы которых соответственно подключены к соответствующим первым входам блоков элементов И,

50 вторые входы которых объединены и подключены к соответствующим выходам блока D-триггеров, а выходы соответственно соединены с входами соответствующих элементов ИЛИ, выходы сглаживающих

55 делителей частоты вл ютс соответствующими выходными шинами каналов и подключены к соответствующим информационным входам селектора-мультиплексора , управл ющие входы которого

вл ютс шиной выбора канала, а выход вл етс выходной шиной коммутируемой частоты, информационные входы регистра

адреса каналов и m регистров входного кода объединены и вл ютс шиной Адрес-данные .