SU1647449A1 - Калибратор фазы - Google Patents

Description

1

(21)4499244/21

(22)01.07.88

(46)07.05.91. Бюл. № 17

(72) В.И.Назаренко

(53)621.317.2(088.8)

(56) Авторское свидетельство СССР

NJ 1226338, кл, G 01 R 25/04, 1984.

(54) КАЛИБРАТОР ФАЗЫ (57) Изобретение относитс  к фазомзмери- тельной технике и позвол ет повысить рабочую частоту, уменьшить дискретное. ь воспроизведени  фазовых сдвигов на верхних частотах и нелинейные искажени  выходных сигналов. Калибратор фазы

Вых

(Л

с

о

X Ј 4 О

содержит задающий генератор 1, регистры 2, 6, 10 хранени  управл ющих кодов, блок 3 управлени , вычислительный блок 4, ключ 5, адресный счетчик 9, шину 39 управлени , шину 41 данных, шину 40 адреса, два идентичных канала 7, 8 формировани  выходных сигналов. Каждый из каналов содержит циклический счетчик 11, регистры 12, 35, 38 управл ющих кодов, дополнительный адИзобретение относитс  к фозоизмери- тельной техника и может быть использовано в устройствах дл  формировани  в широком лиапазоне частот двух синхронных периодических напр жений произооль- иой формы и воспроизведени  точных фазовых сдвигов между ними.

Цель изобретени  - расширение частотного диапазона,

На фиг. 1 приведена структурна  оама устройства; на фиг. 2 - структурна  с.ема блока управлени ; на фиг. 3 - структурна  схема вычислительного блока.

Устройство содержит задающий генератор 1, регистр 2 хранени  управл ющих кодов, блок 3 управлени , вычислительной блок 4, ключ 5. регистр 6 хранени  управл ющих кодов, два идентичных канала 7 и 8 формировани  ВУУОДНЫХ сигналов, адресный счетчик 9, регистр 10 хранени  управ- л ющих кодов, циклический счетчик 11. регистр 12 хранени  управл ющих кодов, дополнительный адресный счетчик 13, коммутатор 14 синхроимпульсов, последовательный регистр 15, коммутатор 16 синхроимпульсов, последовательный регистр 17, коммутатор 18 синхроимпульсов, последовательный регистр 19, коммутатор 20 синхроимпульсов, коммутаторы 21-24 адреса, оперативные запоминающие уст- ройства (ОЗУ) 25 - 28, параллельные регистры 29 - 32 синхронизации, цифроаналоговый преобразователь (ЦАП) 33, перестраиваемый фильтр 34 нижних частот, регистр 35 хранени  управл ющих кодов, усилитель 36 мощ- ности, управл емый аттенюатор 37, регистр 38 хранени  управл ющих кодов, шину управлени  (ШУ) 39, шину адреса (ША) 40 и шину данных (ШД) 41,

При этом выход генератора 1 соединен через ключ 5 с тактовыми входами счетчика 9 и счетчика 11, имеющего m выходов, m - число параллельных каналов, а также с первыми входами всех коммутаторов 14, 16, 18 и 20; первый из m выходов счетчика 11 сое- динен с тактовым входом счетчика 13 м вторесный счетчик 13. последовательные регистры 15, 17, 19, коммутаторы 14, 16, 18, 20 синхроимпульсов, коммутаторы 21-24 адреса , оперативные запоминающие устройства 25-28, параллельные регистры 29-32 синхронизации , цифроаналоговый преобразователь 33, перестраиваемый фильтр 34 нижних частот, усилитель 36 мощности, управл емый аттенюатор 37. 3 ил.

рым входом коммутатора 14, а каждый из остальных т-1 его выходов соединен с тактовым входом соответствующего одного из т-1 регистров 15, 17 и 19 и с вторым входом соответствующего одного из m коммутаторов 14, 16, 18 и 20, выход первого разр да счетчика 13 соединен с информационным входом регистре 15, выход первого разр да каждого предыдущего из т-1 регистров 15, 17 и 19, кроме последнего, соединен соответственно с информационным входом каждого последующего, все выходы счетчика 13 и каждого из т-1 регистров 15, 17 и 19 сое- ,„.: е«- :и г. паевыми группами входов комму- 21 - 24 соответственно, вторые гсуппы входов которых соединены между „;у5сй и с выходами младших разр дов счетчика 9, и выходы каждого из коммутаторов 21-24 соединены с младшими адресными входами соответствующих ОЗУ 25 - 28, старшие адресные входы которых соединены между собой и с выходами старших разр дов счетчика 9, выходы каждого ОЗУ 25 28соединены с информациоными входами соответствующего одного из m регистров

29- 32, тактовые входы которых соединены с выходами соответствующих коммутаторов 14, 16, 18 и 20, выходы регистров 29 - 32 соединены с соответствующими входами ЦАП 33, выход которого соединен с входом фильтра 34, вход усилител  36 подключен к выходу фильтра 34, а выход через аттенюатор 37 соединен с выходом устройства; управл ющий вход генератора 1 соединен с выходом регистра 2, управл ющий вход ключа 5 соединен с выходом регистра 6; вход установки счетчика 9 соединен с выходом регистра 10; входы установки счетчика 11 и дополнительного счетчика 13 соединены с выходами регистра 12; вход управлени  фильтра 34 соединен с выходом регистра 35; вход управлени  аттенюатора 37 соединен с выходом регистра 38.

Вычислительный блок 4 и блок 3 управлени  соединены между собой через ШУ 39, ША 40 и ШД 4, все информационные входы

регистров 2, 6 и 10, а также ОЗУ 25 - 28 и регистров 12, 35 и 38 обоих каналов 7 и 8 соединены через ШД 41 с вычислительным блоком 4, а их управл ющие входы - с соответствующими управл ющими выходами блока 3 управлени . Управл ющие входы коммутаторов 14, 16,18 и 20 и коммутаторов 21-24 обоих каналов 7 и 8 соединены между собой и с соответствующими выходами блока 3 управлени .

Блок 3 управлени  (фиг. 2) содержит дешифратор 42 адреса, логические элементы И 43.1 - 43,20, регистр 44 хранени , буферный регистр 45, блок 46 индикации, панель 47 управлени , формирователь 48 сигнала Запрос прерывани . Входы дешифратора 42 подключены к ША 40, а выходы - к первым входам элементов И 43.1 - 43.20, вторые входы которых соединены с ШУ 39, выход элемента И 43.1 соединен с входом разрешени  записи регистра 44, информационные входы которого соединены с ШД 41, Выходы элементов И 43.2 -43.18 и выход регистра 44  вл ютс  выходами блока 3 управлени , выход элемента И 43.19 соединен с входом разрешени  чтени  регистра 45, выходы которого соединены с ШД 41 устройства , а информационные входы - с выходами панели 47, управл ющий выход которой соединен с управл ющим входом формировател  48, выход которого соединен с ШУ 39; выход элемента И 43.20 соединен с входом разрешени  записи блока 46 индикации, информационные входы которого соединены с ШД 41.

Вычислительный блок 4 (фиг. 3) содержит микропроцессорный модуль 49, посто нный запоминающий узел (ПЗУ) 50, схему 51 управлени  и запоминающий оперативный узел (ЗОУ) 52; адресные выходы микро- процессорного модул  49 соединены с адресными входами ПЗУ 50, схемы 51 управлени , ЗОУ 52 и ША 40 устройства, информационные входы/выходы микропроцессорного модул  49 соединены с выходами ПЗУ 50, с входами/выходами ЗОУ 52 и с ШД 41 устройства; управл ющие входы схемы 51 управлени  соединены с ШУ 39 устройства (с лини ми Запись и Чтение), а ее управл ющие выходы - с управл ющими входами ПЗУ 50 и ЗОУ 52; вход Запрос прерывани  микропроцессорного модул  49 соединен с линией Запрос ШУ 39 устройства; выходы Запись и Чтение микропроцессорного модул  49 соединены с соответствующими входами схемы 51 управлени  и соответствующими лини ми ШУ 39 устройства.

Устройство работает следующим образом .

В блок 3 управлени  (с панели 47) ввод т параметры, синтезирующих выходных сигналов - вид формы сигналов, значени  их частоты, амплитуд первой и высших гармоник (дл  синусоидальной формы), значени  начальных фаз всех гармоник (дл  синусоидальной формы.)По сигналу Запрос прерывани , формируемому в блоке 3 управлени , вычислительный блок 4 считывает из регистра 45 блока 3 управлени  введенную информацию и анализиру ет ее. По результатам анализа определ ютс  и формируютс  код выключени  ключа 5 и управл ющие коды установки необходимого значени  частоты генератора 1, установки соответствующей полосы пропускани  фильтра 34 и требуемого ослаблени  аттенюаторов 37. Эти коды по ШД 41 пересылаютс  соответственно в регистры 6, 2, 35 и 38 из вычислительного блока 4 с помощью блока 3 управлени , в котором дешифрируютс  поступающие в него по ШД 40 коды адресов соответствующих регистров 2, 6, 10, 12, 35 и 38, формируютс  и подаютс  на их управл ющие входы сигналы разрешени  записи информации. При этом выключаетс  ключ 5, устанавливаютс  требуемые значени  частоты генератора 1, устанавливаетс  соответствующа  полоса пропускани  фильтра 34 и устанавливаютс  необходимые значени  ослаблени  аттенюаторов 37. Из четвертом выходе блока 3 управлени  устанавливаетс  потенциал, обеспечивающий включение коммутаторов 21 -24 в режим передачи на входы ОЗУ 25 - 28 сигналов младших разр дов счетчика 9. После этого сначала на ШД 41 вычислительный блок 4 устанавливает код установки счетчика 9 в состо ние, соответствующее адресу первых  чеек ОЗУ 25 - 28. затем на ША 40 устанавливаетс  адрес регистра 10, по которому блок 3 управлени  формирует на одиннадцатом выходе сигнал разрешени  записи, поступающий на управл ющий вход регистра 10 и разрешающий запись в него информации, Далее вычислительный блок 4 устанавливает на ШД 41 информацию , которую необходимо занести в первую  чейку ОЗУ 25, а на ША 40 устанавливаетс  адрес этого ОЗУ, по которому в блоке 3 управлени  формируетс  на соответствующем выходе сигнал разрешени  записи информации в  чейку этого ОЗУ 25 - 28.

В такой последовательности записываетс  информаци , соответствующа  дискретным значени м выходного сигнала с требуемыми параметрами во все  чейки ОЗУ 25 - 28 каждого канала, количество которых соответствует числу отсчетов сигнала на его периоде.

Вследствие; ограниченности быстродействи  используемых цифровых микросхем количество участков аппроксимации синтезируемого сигнала на высоких частотах обычно не превышает значени  12 - 24. В св зи с этим целесообразно дл  упрощени  устройства формировать текущий адрес используемых  чеек пам ти ОЗУ 25 - 28 либо с помощью счетчика 9 (на нижних частотах , когда требуетс  обеспечить малый дискрет задани  фазовых сдвигов и точное воспроизведение формы сигнала), либо с помощью соединенных цепочкой дополнительного счетчика 13 и регистров 15, 17 и 19 (на высоких частотах).

Поэтому, если введенное значение частоты превышает значение, соответствующее границе раздела диапазонов низких и высоких частот данного устройства, вычислительный блок 4 выключает счетчик 9 путем формировани  и записи в регистр 10 кода установки младших разр дов счетчика 9 в нулевые, а старших разр дов - в нулевые или любые другие фиксированные состо ни . На четвертом выходе блока 3 управлени  устанавливаетс  потенциал, переключающий в обоих каналах коммутаторы 21 - 24 в режим передачи на адресные входы ОЗУ выходных сигналов дополнительного счетчика 13 и регистров 15,17 и 19. а коммутаторы 14, 16, 18 и 20 - в режим передачи выходных импульсов счетчика 11. Дл  уменьшени  дискретности воспроизведени  фазового сдвига в устройстве предусмотрена возможность дополнительно измен ть фазовые сдвиги между сигналами путем управлени  начальными кодовыми состо ни ми счетчиков 11 и счетчиков 13 в обоих каналах 7 и 8. Использование регистров 15, 17 и 19 обеспечивает автоматически соответствие их начальных кодовых состо ний кодовому состо нию счетчика 13 после прохождени  счетных импульсов в течение первого периода синтезируемого сигнала. Управление начальными состо ни ми счетчиков 11 и 13 осуществл етс  с помощью регистра 12. После программировани  ОЗУ 25 - 28 и установки начальных состо ний счетчиков 11 и 13 в регистр 12 обоих каналов записываютс  нулевые коды (коды, не преп тствующие работе счетчиков 11 и 13 обоих каналов), в регистр б записываетс  код, включающий ключ 5. С момента включени  ключа 5 на тактовый вход счетчика 11 начинают поступать импульсы с генератора 1.

По вл ющиес  поочередно на выходах счетчика 11 сигналы поступают на тактовые входы счетчика 13 и регистров 15, 17 и 19 и измен ют их кодовые состо ни .

Текущие коды счетчика 13 и регистров 15,17 и 19 через коммутаторы 21-24 поступают на младшие адресные входы соответствующих ОЗУ 25 - 28, на старших входах

которых установлен неизменный код старших разр дов счетчика 9, который удерживаетс  кодом установки счетчика в это состо ние, записанным и хран щимс  в регистре 10. По текущему адресу считываетс 

содержимое  чеек пам ти ОЗУ 25 - 28 и синхронно, дл  устранени  неизбежной асинхронности извлечени  содержимого этих  чеек, переписываетс  в регистры 29 - 32 теми же тактовыми импульсами, которые

поступают на счетный вход счетчика 9, формирующего этот текущий адрес пам ти. Цифрова  информаци  с выходов регистров 29 - 32 поступает на входы ЦАП 33, где она преобразуетс  в аналоговый сигнал, который затем фильтруетс  фильтрами 34, усиливаетс  усилителем 36 и поступает через аттенюатор 37 на выход устройства. Аналогично работает и второй канал устройства. При введении значени  частоты выходных сигналов, соответствующего диапазону нижних частот устройства, вычислительный блок 4 после программировани  ОЗУ 25 - 28 обоих каналов записывает в регистры 12 код установки нулевых начальных кодовых состо ний счетчиков 11 и 13 обоих каналов. На четвертом выходе блока 3 управлени  сохран етс  тот же потенциал, что и при программировании ОЗУ. Затем в регистр 10 записываетс  нулевой код, не преп тствующий работе счетчика 9, а в регистр 6 заноситс  код включени  ключа 5. В этом случае текущий адрес  чеек пам ти формируетс  счетчиком 9, а на входы синхронизации регистров 29 - 32 поступают через коммутаторы 14, 16, 18 и 20 обоих каналов 7 и 8 тактовые импульсы с выхода ключа 5.

При любом изменении параметров выходных сигналов устройства в блоке 3 управлени  формируетс  сигнал Запрос

прерывани , по которому выполн ютс  все описанные подготовительные операции и осуществл етс  перепрограммирование ОЗУ обоих каналов.

Преимуществом предлагаемого калибратора фазы  вл етс  повышение рабочей частоты, уменьшение дискретности воспроизведени  фазовых сдвигов на верхних частотах , уменьшение нелинейных искажений выходных сигналов.

Claims (1)

1. Формула изобретени  Калибратор фазы, содержащий блок управлени  и вычислительный блок, соединенные между собой шиной адреса, шиной данных и шиной управлени , задающий reнератор и регистр хранени  управл ющих кодов задающего генератора, выход которого подключен к входу задающего генератора , информационный аход - к шине данных, а управл ющий вход- к выходу блока управлени , управл ющему регистром, хранени  управл ющих кодов задающего генератора, адресный счетчик и два идентичных канала, каждый из которых содержит управл емый аттенюатор, выход которого  вл етс  выходом канала, регистр хранени  управл ющих кодов управл емого аттенюатора, выход которого подключен к управл ющему входу управл емого аттенюатора, информационный вход - к шине данных, а управл ющие входы регистров /ранени  управл ющих кодов управл емых аттенюаторов - к выходам блока управлени , управл ющим регистоа- ми хранени  управл ющих кодов управл емых аттенюаторов, оперативное запоминающее устройство, параллельный регистр синхронизации и цифроаналоговый преобразователь, первый вход которого подключен к выходу параллельного регистра синхронизации, информационный вход которого подключен к выходу оперативного запоминающего устройства, управл ющие входы оперативных запоминающих устройств обоих каналов подключены к выходам блока управлени , управл ющим оперативными запоминающими устройствами , отличающийс  тем, что, с целью расширени  рабочего диапазона частоты, в калибратор фазы ведены ключ и регистр хранени  управл ющих кодов ключа, выход которого подключен к управл ющему входу ключа, информационный вход - к шине данных , а управл ющий вход - к выходу блока управлени , управл ющему регистром хранени  управл ющих кодов ключа, регистр хранени  управл ющих кодов адресного счетчика, выход которого подключен к входу установки адресного счетчика, информационный вход - к шине данных, а управл ющий вход - к выходу блока управлени , управл ющему регистром хранени  управл ющих кодов адресного счетчика, в каждый канал дополнительно введены циклический счетчик , дополнительный адресный счетчик, регистр хранени  управл ющих кодов счетчиков, выход которого подключен к установочным входам циклического счетчика и дополнительного адресного счетчика, информационные входы регистров хранени  управл ющих кодов счетчиков подключены к шине данных, а управл ющие входы - к выходам блока управлени , управл ющим регистрами хранени  управл ющих кодов счетчиков, усилитель мощности, выход которого подключен к входу управл емого аттенюатора , перестраиваемый фильтр низкой частоты, выход которого подключен к входу усилител  мощности, а вход - к выходу циф- роаналогового преобразовател , регистр

   хранени  управл ющих кодов перестраиваемого фильтра низкой частоты, выход которого подключен к управл ющему входу перестраиваемого фильтра низкой частоты, информационные входы регистров хране0 ни  управл ющих кодов перестраиваемых фильтров низкой частоты подключены к шине данных, а управл ющие входы - к выходам блока управлени , управл ющим регистрами хранени  управл ющих кодов

   5 перестраиваемых фильтров низкой частоты, m коммутаторов синхроимпульсов, т-1 последовательных регистров m коммутаторов адреса, гп-1 оперативных запоминающих устройств и т-1 параллельных регистров син0 хронизации, причем выход задающего генератора через ключ подключен к тактовому входу адресного счетчика, к первым входам коммутаторов синхроимпульсов и тактовому входу циклического счетчика обо5 их каналов, в каждом из каналов первый из m выходов циклического счетчика подключен к тактовому входу дополнительного адресного счетчика и к второму входу первого коммутатора синхроимпульсов з каждый из

   0 остальных т-1 выходов циклического счетчика подключен к тактовому входу соответствующего последовательного регистра и к второму входу соответствующего коммутатора синхроимпульсов, выход первого раз5 р дз дополнительного адресного счетчика подключен к информационному входу первого последовательного регистра, выход первого разр да каждого последовательного регистра, кроме последнего, подключен к

   0 информационному входу последующего по; следовательного регистра, выходы дополнительного адресного счетчика подключены к первой группе входов первого коммутатора адреса, выходы каждого последователь5 ного регистра подключены к первой ipynne входов соответствующего, начина  с второго , коммутатора адреса, выход каждого из коммутаторов синхроимпульсов подключен к тактовому входу соответствующего парал0 лельного регистра синхронизации, выходы которых подключены к входам цифроанало- гового преобразовател , а входы т-1 параллельных регистров синхронизации - к выходам т-1 соответствующих оператив5 ных запоминающих устройств, младшие адресные входы оперативных запоминающих устройств подключены к выходам соответствующих коммутаторов адресов, ч старшие адресные входы оперативных запоминающих устройств обоих каналов подключены к

   старшим разр дам адресного счетчика, младшие разр ды которого подключены к второй группе входов коммутаторов адресов обоих каналов, управл ющие входы коммутаторов синхроимпульсов и коммутаторов адресов обоих каналов объединены и подключены к выходу блока управлени , управл ющему коммутаторами синхроимпульсов и коммутаторами адресов каналов, управл ющие входы т-1 оперативных запоминающих устройств обоих каналов подключены к выходам блока управлени , управл ющим оперативными запоминающими устройствами обоих каналов, а информационные входы - к шине данных.

   teJ