SU1615727A1 - Устройство управлени регенерацией динамической пам ти - Google Patents

Abstract

Изобретение относитс  к вычислительной технике. Целью изобретени   вл етс  повышение быстродействи  за счет уменьшени  числа обращений дл  регенерации пам ти. Сущность изобретени  заключаетс  в том, что в известное устройство, содержащее два триггера, таймер, коммутатор адреса, два элемента И, элемент НЕ, дополнительно введены три элемента И, третий триггер, элемент ИЛИ, делитель частоты, формирователь импульсов, дешифратор, регистр, блок опроса (регистра), шифратор адреса и второй элемент НЕ. В предлагаемом изобретении при обращении к пам ти на запись или считывание происходит регенераци  строк, указанных в младших разр дах адреса. При работе ЭВМ обращени  могут идти по произвольным адресам, так что в течение времени восстановлени  некоторые строки будут перебиратьс  неоднократно, а к другим возможно совсем не будет обращений. Равномерно распределенна  во времени операци  регенерации пам ти гарантирует обращение к каждой строке за врем  T_в. Дл  полного восстановлени  динамической пам ти достаточно ввести операцию регенерации не по всем строкам, а лишь по тем, по которым не было обращений за врем  T_в. В этой св зи интервал времени T_в раздел етс  на две равные части. Во врем  первой контролируютс  все обращени  к пам ти. При обнаружении обращени  запоминаетс  этот факт дл  любой строки. По окончании первого интервала хран тс  признаки обращений к тем строкам, по которым производились запись или считывание. Во врем  второй части интервала T_в организуетс  регенераци  тех строк пам ти, к которым не было обращений. 3 ил.

Description

Изобретение относитс  к вычислительной технике, а именно к устройствам управлени  регенерацией динамической пам ти ЭВМ,

Цель изобретени  - повышение быстродействи  за счет уменьшени  числа обращений дл  регенерации пам ти.

Сущность изобретени  заключаетс  в том, что при обращени х к пам ти на запись или считывание происходит регенераци  строк, указанных в младших разр дах адреса . При работе ЭВМ обращени  могут идти по произвольным адресам, так что в течение

времени восстановлени  Тв. обычно равного 1 мс или 2 мс, некоторые строки будут перебиратьс  неоднократно, а к другим возможно, совсем не будет обращений Равномерно распределенна  во времени операци  регенерации пам ти гарантирует обращение к каждой строке за врем  Тв Дл  полного восстановлени  динамической пам ти достаточно ввести операцию регенерации не по всем строкам, а лишь по тем по которым не было обращений за врем  Тв. В ЭТОЙ св зи интервал времени Тв раздел етс  на две равные части. Во врем 

ю

XJ

первой контролируютс  все обращени  к пам ти. При обнаружении обращени  запоминаетс  этот факт дл  любой строки. По окончании первого интервала хран тс  признаки обращений к тем строкам, по которым производилась запись или считывание. Во врем  второй части интервала Тв организуетс  регенераци  тех строк пам ти, к которым не было обращений.

На фиг. 1 и 2 приведены схемы устрой- ства; на фиг. 3 - схема блока опроса,

Устройство содержит элемент И 1, вход 2 разрешени  регенерации, RS-триггер 3, выход 4 требовани  регенерации, D-триггер 5 (защелка), элемент И 6, вход 7 признака зан тости блока пам ти, выход 8 управлени  регенерацией, элемент НЕ 9, элемент И 10, коммутатор 11 адреса, выход 12 запуска блока пам ти, элемент И 13, вход 14 опроса, элемент Л 15, элемент Н Е 16, RS-триггер 17, делитель 18 частоты, формирователь 19 импульсов , элемент ИЛИ 20, дешифратор 21, таймер 22, вход 23 синхронизации, блок 24 опроса, вход 25 сброса, шифратор 26 адреса , адресные вход 27 и выход 28 и регистр 29,

Таймер 22 выдает импульсы с периодом Тр/2п, где о - число строк БИС пам ти. Делитель 18 частоты выдает на своем-выхо- де сигналы с периодом Тр, причем Тр/2 длитс  высокий уровень, а Тр/2 - низЛ1й,

Коммутатор адреса имеет две группы информационных входов, разр дность которых равна 1од2 п. Количество выходов коммутатора адреса также равно loga п. Такое же число информационных входов у дешифратора 21, а число его выходов равно п. Регистр 29 п-разр дный, каждый разр д соответствует одной строке БИС пам ти, имеет п S-входов и общий R-вход, выходы каждого разр да парафазные.

Блоки 24 опроса (фиг. 2) содержит элементы И 30-1 -30-2п и элемент ИЛИ 31,

Шифратор 26 адреса преобразует одноразр дный п-й код в т-разр дный двоичный код, где m 1092 п, шифратор 26 имеет п входов и m выходов. Формирователь 19 импульсов выдел ет положительный фронт сигнала на выходе делител  18 частоты.

Устройство работает следующим обра- зом.

Импульсы с выхода таймера 22 делителем 18 частоты, и на его выходе по вл ютс  сигналы, управл ющие фазами работы устройства . При высоком уровне на выходе де- лител  18 частоты производ тс  анализ обращений к пам ти и запоминание признаков обращений к каждой строке. Высокий уровень с выхода делител  18 частоты разрешает прохождение импульсов опросз

поступающих на вход опроса устройства 14 и возникающих в каждом цикле обращени  к пам ти со стороны ЦП или ЗУ через элемент И 13, поскольку D-триггер-защелка 5 находитс  в нулевом положении и на выходе элемента НЕ 9 будет высокий уровень, по- ступаюа ий Н8 первый вход элемента И 13. Импульс с выхода элемента И 13, пройд  через элемент ИЛИ 20, поступает на строби- рующий вход дешифратора 21, на информационные входы которого через коммутатор 11 адреса при наличии высокого уровн  на выходе 9 элемента НЕ подаютс  с адресного входа устройства 27 младшие разр ды адреса обращени  к пам ти.

На одном из выходов дешифратора 21, соответствующих номеру строки, к которой производитс  обращение, по вл етс  сигнал , устанавливающий в состо ние 1 соответствующий разр д в регистре 29. При возникновении следующего импульса опроса на входе опроса устройства 14 происход т аналогичные действи . Таким образом, за врем  Тр/2 при высоком уровне на выходе делител  18 частоты в регистр 29 будут занесены логические 1, соответствующие обращени м к строкам пам ти и по которым не надо производить регенерации.

Регенераци  строк, к которым нет обращений при наличии высокого уровн  на выходе делител  18 частоты, производитс  при низком уровне на выходе уровн  делител  18 частоты и при высоком уровне на выходе элемента НЕ 16.

Каждый импульс, по вл ющийс  на выходе таймера 22 через S-вход RS-триггера 17, устанавливает RS-триггер 17 в положение 1 и на выходе триггера 17 по вл етс  высокий уровень, который проходит через элемент И 15, поскольку на его другом входе - высокий уровень с выхода элемента НЕ 16, и поступает на вход блока опроса. Блок опроса анализирует содержимое регистра 29, начина  с младших разр дов. При обнаружении любого разр да регистра 29i хран щего логический О, на первом выходе и соответствующем выходе из второй группы выходов блока опроса по вл ютс  сигналы, причем по сигналу с первого выхода устанавливаетс  в значение 1 RS-триггер 3, и на выходе требовани  регенерации устройства по вл етс  высокий уровень, поступающий в ЭВМ и разрешающий прохождение ответного сигнала с входа разрешени  регенерации устройства 2 через элемент И 1. Сигнал с второго выхода блока 24 опроса поступает на сЬответствующий вход шифратора 26 адреса и на выходе последнего по вл етс  двоичный адрес строки, которую следует регенерировать. Этот адрес прохоком уровне на выходе триггера 5 и по вл етс  на информационных входах дешифратора 21,

Завершив очередной обмен с пам тью ЭВМ выставл ет сигнал разрешени  регенерации устройства, который, пройд  через элемент И1, попадает на D-вход D-триггера- защелки 5, на вход V которого подаетс  разрешающий сигнал с входа 7 признака зан тости устройства, в результате-О-триг- гер-защелка 5 устанавливаетс  в состо ние 1 и на его выходе по вл етс  высокий уровень, который разрешает прохождение сигнала с входа опроса устройства 14 через элемент И 10, а также прохождение адреса восстановлени  через коммутатор 11 адреса . На выходе элемента НЕ 9 по вл етс  низкий уровень, который блокирует прохождение сигнала опроса через элемент

Высокий уровень с выхода триггера-защелки 5 поступает на выход управлени  регенерацией устройства. Одновременно с установкой триггера-защелки 5 на выходе элемента И 6 по вл етс  импульс, поступающий на выход 12 запуска блока пам ти и оттуда в пам ть, отчего Запускаетс  временна  диаграмма работы пам ти при регенерации и снимаетс  высокий уровень на входе 7 признака зан тости блока пам ти В результате триггер-защелка 5 хранит состо ние 1 до по влени  очередного высокого уровн  на входе 7.

Блок управлени  пам тью, вход щий в состав ЭВМ, вырабатывает управл ющие сигналы, необходимые дл  регенерации пам ти по сигналу с выхода управлени  регенерацией устройства 8, и, получив адрес строки с адресного выхода устройства 8 который проходит через коммутатор 11 адреса благодар  высокому уровню на выходе триггера-защелки 5, производит регенерацию .

По вл ющийс  на выходе элемента И

10 импульс по сигналу опроса, возникающего и в цикле регенерации, проходит через элемент ИЛИ 20 и поступает на стробирую- щии вход дешифратора 21, на информаци онные входы которого подан адрес регенерации, т.е. номер строки, по которой производитс  регенераци . В результате на выходе дешифратора 21 по вл етс  импульс , устанавливающий разр д регистра У, по которому осуществл етс  регенераци , в состо ние 1.

В конце цикла регенерации на входе сброса устройства 25 по вл етс  импульс поступающий на R-входы триггеров 17 и з которые устанавливаютс  в состо ние О в результате чего снимаетс  сигнал с входа

4 т 50 55 -

блока 24 опроса и на выходе требовани  регенерации устройства 4.

По очередному импульсу на выходе таймера 22 цикл работы устройства повтор ет- 5 с  до тех пор, пока все разр ды регистра 29 не будут установлены в состо неие I, что соответствует восстановлению всех строк БИСов пам ти. С этом случае с приходом очередного импульса с выхода таймера 22 и 0 установкой в состо ние 1 RS-триггера 17 с выхода элемента И 15 на вход блока 24 опроса придет высокий уровень и на первом выходе блока опроса сигнал не по витс 

-Состо ние всех 1 в регистре 29 хра- Ь нитс  до перехода уровн  на выходе делител  частоты с низкого на высокий. При этом на выходе формировател  19 импульсов по вл етс  импульс, который сбрасывает все разр ды регистра 29 в нулевое состо ние и Затем повтор етс  работа устройства при высоком уровне на выходе делител .18 частоты .

Формула изобретени  25Устройство управлени  регенераиией

динамической пам ти, содержащее два триггера, таймер, коммутатор адреса два .элемента И, первый элемент НЕ, причем выход первого триггера  вл етс  выходом 30 требовани  регенерации устройства и соединен с первым входом первого злемента И второй вход которого соединен с входом разрешени  регенерации устройства, а выход с D-входом второго триггера и первым вхо- J5 дом второго элемента И, второй вход которого соединен с входом признака зан тости блока пам ти устройства и входом второго триггера, выход второго элемента И соединен с вь1ходом запуска блока пам ти устройства 40 а выход второго триггера  вл етс  выходом управлени  регенерацией устройства и соединен с первым управл ющим входом коммутатора адреса и входом первого элемента НЕ выход которого соединен с вторым управл ть ющим входом коммутатора адреса, втора  группа информационных входов коммутатора адреса соединена с адресным входом устройства , выходы коммутатора адреса  вл ютс  адресным выходом устройства, отличаю - 0 щ е е с   тем, что, с целью повышени  быстродействи , оно дополнительно содержит третий, четвертый и п тый элементы И, третий триггер, элемент ИЛИ, делитель частоты формирователь импульсов, дешифратор ре- 5 гистр, блок опроса, шифратор адреса, второй элемент НЕ, причем вход делител  частоты, соединен с выходом таймера и S-входом третьего триггера. R-вход которого соединен с R-входом первого триггера и входом „сброса устройства, а внход - с первым вхо- :

дом третьего элемента И, второй вход которого соединен с выходом второго элемента НЕ, вход которого соединен с выходом делител  частоты, входом формировател  импульсов и первым входом четвертого элемента И, выход третьего элемента И соединен с первым выходом п того элемента И и с управл ющим входом блока опроса, а второй вход четвертого элемента И соединен с вторым входом п того элемента И и входом опроса устройства, третий вход четвертого элемента И соединен с выходом первого элемента НЕ, выход четвертого элемента И соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом п того элемента И, выход элемента ИЛИ соединен со стробирующим входом дешифратора, информационные входы которого соединены с выходами коммутатора адреса, выходы дешифратора соединены .с

соответствующими S-входами регистра, третий вход п того элемента И соедийен с выходом второго триггера, выходы регистра соединены с информационными входами блока опроса, первый выход которого соединен с З-входом первого триггера, а второй выход - с входом шифратора адреса, выходы которого соединены с первой группой информационных входов коммутатора адреса , R-вход регистра соединен с выходом

формировател  импульсов.

а

Фаг. 7

29

и

26

у

Claims (1)

1. Формула изобретения

   Устройство управления регенерацией динамической памяти, содержащее два триггера, таймер, коммутатор адреса, два элемента И, первый элемент НЕ, причем выход первого триггера является выходом требования регенерации устройства и соединен с первым входом первого элемента И, второй вход которого соединен с входом разрешения регенерации устройства, а выход - с D-входом второго триггера и первым входом второго элемента И, второй вход которого соединен с входом признака занятости блока памяти устройства и входом второго триггера, выход второго элемента И соединен с выходом запуска блока памяти устройства, а выход второго триггера является выходом управления регенерацией устройства и 'соединен с первым управляющим входом коммутатора адреса и входом первого элемента НЕ, выход которого соединен с вторым управляющим входом коммутатора адреса, вторая группа информационных входов коммутатора адреса соединена с адресным входом устройства, выходы коммутатора адреса являются адресным выходом устройства, отличающееся тем, что, с целью повышения быстродействия, оно дополнительно содержит третий, четвертый и пятый элементы И, третий триггер, элемент ИЛИ, делитель частоты, формирователь импульсов, дешифратор, регистр, блок опроса, шифратор адреса, второй элемент НЕ, причем вход делителя частоты соединен с выходом таймера и S-входом третьего триггера, R-вход которого соединен с R-входом первого триггера и входом сброса устройства, а выход - с первым вхо- : дом третьего элемента И, второй вход которого соединен с выходом второго элемента НЕ, вход которого соединен с выходом делителя частоты, входом формирователя импульсов и первым входом четвертого элемента И, выход третьего элемента И соединен с первым выходом пятого элемента И и с управляющим входом блока опроса, а второй вход четвертого элемента И соединен с вторым входом пятого элемента И и входом опроса устройства, третий вход четвертого элемента И соединен с выходом первого элемента НЕ, выход четвертого элемента И соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом пятого элемента И, выход элемен та ИЛИ соединен со стробирующим входом дешифратора, информационные входы которого соединены с выходами коммутатора адреса, выходы дешифратора соединены с 5 соответствующими S-входами регистра, третий вход пятого элемента И соединен с выходом второго триггера, выходы регистра соединены с информационными входами блока опроса, первый выход которого сое10 динен с S-входом первого триггера, а второй выход - с входом шифратора адреса, выходы которого соединены с первой группой информационных входов коммутатора адреса, R-вход регистра соединен с выходом 15 формирователя импульсов.

   Фиг. 1

   Фиг;2