SU1559350A1 - Устройство дл буферизации информации - Google Patents
Устройство дл буферизации информации Download PDFInfo
- Publication number
- SU1559350A1 SU1559350A1 SU884408154A SU4408154A SU1559350A1 SU 1559350 A1 SU1559350 A1 SU 1559350A1 SU 884408154 A SU884408154 A SU 884408154A SU 4408154 A SU4408154 A SU 4408154A SU 1559350 A1 SU1559350 A1 SU 1559350A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- information
- trigger
- counter
- Prior art date
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
Изобретение относитс к вычислительной технике и может быть использовано в качестве устройства буферной пам ти в системах сбора и обработки информации. Целью изобретени вл етс повышение производительности вычислительной системы за счет аппаратной отбраковки "сбойных пачек" данных. Устройство содержит блок пам ти, дешифратор, счетчик, триггер, два элемента И, два элемента ИЛИ, элемент НЕ и элемент задержки. 1 ил.
Description
Изобретение относитс к вычислительной технике и может быть использовано в качестве буферной пам ти в системах сбора и обработки информации .
Цель изобретение - повышение дос- товеренности передачи информации и производительности вычислительной системы за счет аппаратной отбраковки сбойных пачек данных.
На чертеже представлена структур- на схема устройства.
Устройство содержит блок 1 пам ти, триггер 2, элемент НЕ 3, дешифратор 4, элемент 5 задержки, счетчик 6, элемент ИЛИ 7, элемент И 8, элемент ИЛИ 9, элемент И 10, входы и выходы 11-15.
Устройство работает следующим об- разом.
В исходном состо нии триггер 2 и счетчик 6 наход тс в нулевом состо нии (цепь начальной установки не показана ) , выход блока 1 пам ти находитс в третьем состо нии, т.е. отключен от абонента (приемника) за счет высокого уровн на выходе элемента НЕ 3. На вход записи-считывани блока 1 пам ти с нулевого выхода триггера 2 по- даетс высокий уровень, который настраивает блок 1 пам ти на прием информации , т.е. на режим запись.
Источник информации выдает на информационный вход 11 устройства и вход блока 1 пам ти первое слово данных, после чего на вход 14 синхронизации записи поступает первый импульс записи . Проход через элемент ИЛИ 9, им- пульс записи воздействует на счетный вход счетчика 6, формиру на адресном входе блока 1 пам ти первый адрес. Импульс записи с выхода элемента ИЛИ 9, задержанный на элементе 5 задержел ел
х
&0
ел
ки, проход через элемент НЕ 3, поступает на вход синхронизации блока 1 пам ти, производ запись первого информационного слова в первый адрес блока 1 пам ти.
После этого на вход 11 устройства поступает второе информационное слово , а на вход 14 приходит второй импульс записи. Счетчик 6 модифицирует (увеличивает на единицу) адрес и по новому значению адреса приходит запись второго информационного слова и т.д.
На выходе дешифратора 4 сигнал высокого уровн по вл етс лишь при одном определенном (нужном) значении счетчика 6, при всех остальных значени х счетчика 6 на выходе дешифратора 4 удерживаетс сигнал низкого уровн . Если в процессе записи очередной пачки информации в тракте синхронизации записи отсутствует пропадание импульсов, то счетчик 6 досчи- ,тывает до нужного значени , и на выходе дешифратора 4 вырабатываетс сигнал, который устанавливает триггер 2 в 1, а проход через элемент ИЛИ 7, сбрасывает счетчик 6 в 0м, Если же в процессе записи пачки информации в тракте синхронизации из- за действи помех наблюдаетс пропадание импульсов, то по окончании записи пачки счетчик 6 не досчитывает до нужного значени , на выходе дешиф ратора 4 сохран етс низкий уровень и триггер 2 остаетс в состо нии О
В режиме чтени блокируетс выдача в устройство информационных слов (вход 11) и синхроимпульсов записи
(вход 14), а абонент (приемник) выдает в устройство (на вход 15) синхроимпульсы считывани
0
5
-
0
5
0
0
хроимпульс считывани поступает на счетный вход счетчика 6 (он сброшен в О), устанавлива первый адрес, и элемент 5 задержки.
После установки первого адреса первый импульс считывани с выхода элемента 5 задержки через элемент НЕ
3поступает на вход синхронизации блока 1 пам ти, снимает с его выхода третье состо ние и выдает информационное слово на выход 12. После этого на вход 15 поступает второй синхроимпульс считывани , проход через элементы И 10 и ИЛИ 9, он поступает на счетчик 6, увеличива адрес на единицу, и осуществл ет считывание второго информационного слова.После того, как весь массив информационных слов выдан абоненту, на дешифраторе
4вырабатываетс импульс, устанавливающий триггер 2 в О. Этот же импульс , проход через элемент ИЛИ 7, устанавливает в О счетчик 6, Устройство готово к приему новой пачки информационных слов.
Если в процессе наблюдаетс пропадание синхроимпульсов записи, то высокий уровень с нулевого выхода триггера 2, поступа на вход элемента И 8, разрешает прохождение через него синхроимпульсов считывани . Низкий уровень с единичного выхода триггера 2, поступа на вход элемента И 10, запрещает прохождение синхроимпульсов считывани с входа 15 через элемент И 10 и элемент ИЛИ 9 на вход элемента 5 задержки и счетный вход счетчика 6. Синхроимпульсы считывани с входа 15 через элемент И 8 и элемент ИЛИ 7 поступают на установочный вход счетчика 6, устанавлива его в О. Синхроимпульсы считывани не проход т на вход синхронизации бло
50
Если в процессе записи отсутствует 45 Ka . считывани информации
Claims (1)
- не происходит. Синхроимпульсы считывани с выхода элемента И 8 поступают на управл ющий выход 13 устройства и могут быть использованы дл индикации сбойной ситуации. По окончании цикла считывани триггер 2 и счетчик 6 оказываютс установленными в О, т.е. устройство готово к приему новой пачки информационных слов. Выдачи - сбойной пачки информации не происходит . Формула изобретени. Устройство дл буферизации информации , содержащее блок пам ти, триггер,пропадание синхроимпульсов записи, то низкий уровень с первого выходе триггера 2, поступа на вход элемента И 8, запрещает прохождение через него синхроимпульсов чтени . Низкий уровень с нулевого выхода триггера 2, поступа на вход записи- чтени блока 1 пам ти, переводит его в режим Чтение . Высокий уровень с единичного выхода триггера 2, поступа на вход элемента И 10, разрешает прохождение синхроимпульсов считывани с входа 15 через элемент И 10 на вход элемента ИЛИ 9. С выхода элемента ИЛИ 9 син55дешифратор, счетчик, элемент задержки, первый элемент ИЛИ, элемент НЕ, причем группа информационных входов и группа информационных выходов блока пам ти образуют группы входов и выходов устройства дл подключени соответственно к группе информационных выходов источника информации и к группе инфор15мационных входов приемника информации, мента И и вл етс входом устройства первый вход первого элемента ИЛИ вл етс входом устройства дл подклю- чени к выходу записи источника информации, при этом выход первого элемента ИЛИ соединен со счетным входом счетчика и с входом элемента задержки , выход которого соединен с входом элемента НЕ, выход которого соединен с синхровходом блока пам ти, группа адресных входов которого соединена с группой выходов счетчика и с группой информационных входов дешифратора , выход которого соединен со счетным входом триггера, нулевой выдл подключени к выходу чтени приемника информации, выход первого элемента И соединен с первым входом второго элемента ИЛИ и вл етс выходом индикации сбойной ситуации устройства, при этом второй вход первого элемента И соединен с нулевым выходом триггера , единичный выход которого соединен со вторым входом второго эле- 20 мента И, выход которого соединен со вторым входом первого элемента ИЛИ, выход дешифратора соединен со вторым входом второго элемента ИЛИ, выход которого соединен с установочнымход которого соединен с входом запи- 25 входом счетчика.си-чтени блока пам ти, отличающеес там, что, с целью повы- шени достоверности передачи информации и производительности вычислительной системы, в устройство введены два элемента И и второй элемент ИЛИ, причем первый вход первого элемента И соединен с первым входом второго элемента И и вл етс входом устройствадл подключени к выходу чтени приемника информации, выход первого элемента И соединен с первым входом второго элемента ИЛИ и вл етс выходом индикации сбойной ситуации устройства, при этом второй вход первого элемента И соединен с нулевым выходом триггера , единичный выход которого соединен со вторым входом второго эле- мента И, выход которого соединен со вторым входом первого элемента ИЛИ, выход дешифратора соединен со вторым входом второго элемента ИЛИ, выход которого соединен с установочным
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884408154A SU1559350A1 (ru) | 1988-04-11 | 1988-04-11 | Устройство дл буферизации информации |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884408154A SU1559350A1 (ru) | 1988-04-11 | 1988-04-11 | Устройство дл буферизации информации |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1559350A1 true SU1559350A1 (ru) | 1990-04-23 |
Family
ID=21367881
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU884408154A SU1559350A1 (ru) | 1988-04-11 | 1988-04-11 | Устройство дл буферизации информации |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1559350A1 (ru) |
-
1988
- 1988-04-11 SU SU884408154A patent/SU1559350A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 1278861, кл. G 06 F 13/00, 1986. Авторское свидетельство СССР №1236491, кл. G 06 F 13/00, 1986. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7590025B2 (en) | Systems and methods for clean DQS signal generation in source-synchronous DDR2 interface design | |
SU1559350A1 (ru) | Устройство дл буферизации информации | |
US4894821A (en) | Time division switching system with time slot alignment circuitry | |
SU1571596A1 (ru) | Устройство дл сопр жени источника и приемника информации | |
SU1672527A1 (ru) | Буферное запоминающее устройство | |
SU1399905A1 (ru) | Мажоритарное устройство | |
SU1545224A1 (ru) | Устройство дл сопр жени ЭВМ с абонентом | |
SU1730630A2 (ru) | Устройство дл сопр жени источника и приемника информации | |
SU1339573A1 (ru) | Устройство дл управлени обменом данными | |
SU1166125A1 (ru) | Устройство дл сопр жени источника и приемника информации | |
SU1495851A1 (ru) | Буферное запоминающее устройство | |
SU1418699A1 (ru) | Устройство дл поиска информации на перфоленте | |
SU1520530A1 (ru) | Устройство дл сопр жени ЭВМ с каналом св зи | |
SU1269139A1 (ru) | Устройство дл контрол цифровых узлов | |
SU1424045A1 (ru) | Устройство дл приема последовательного кода | |
SU1679496A1 (ru) | Устройство дл сопр жени ЭВМ с каналами св зи | |
SU1287170A1 (ru) | Устройство дл сопр жени ЭВМ с абонентом | |
SU1241449A1 (ru) | Селектор импульсов | |
SU1260937A1 (ru) | Устройство дл ввода информации | |
SU1105884A1 (ru) | Устройство дл сопр жени абонентов с цифровой вычислительной машиной | |
SU1462336A1 (ru) | Устройство дл сопр жени ЭВМ с общей магистралью | |
SU1083176A1 (ru) | Устройство дл сопр жени | |
SU1682993A1 (ru) | Устройство дл синхронизации пам ти | |
SU1485258A1 (ru) | Устройство для сопряжения эвм с абонентами 2 | |
SU1503069A1 (ru) | Устройство дл контрол последовательности импульсов |