SU1166125A1 - Устройство дл сопр жени источника и приемника информации - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ИСТОЧНИКА И ПРИЕМНИКА ИНФОРМАЦИИ, . содержащее блок оперативной пам ти, информационный вход которого  вл етс  информационным входом устройства , а группа выходов соединена с группой информационных входов коммутатора , первый элемент задержки и второй элемент задержки, вход которого соединен с входом синхронизации считывани  устройства, отличающеес  тем, что, с целью расширени  области применени  устройства , в него введены два регистра , схема сравнени , элемент И, формирователь импульсов, два элемента ИЛИ и элемент ИЛИ-НЕ, причем адресный вход и вход синхронизации блока оперативной пам ти  вл ютс  соответственно адресным входом записи устройства, адресный вход коммутатора  вл етс  адресным входом считывани  устройства, а выход соединен с информационными входами первого и второго регистров, синхровходы KOTopbtx подключены соответственно к выходам первого и второго элементов ИЖ, а выходы - соответс твенно к первому и второму входам схемы сравнени , выходом соединенной с первым входом элемента И, выход которого подключен к входу формировател  импульсов, выходом соединенного с первым входом первого элемента ИЛИ и через первый элемент задерж (Л ки - с первым входом второго элемента ИЛИ, второй вход которого подключен к выходу второго элемента задержки и первому входу элемента U ШШ-НЕ, выход которого соединен с вторым входом элемента И, а второй вход - с вторым входом первого эле9 мента ИЛИ и входом синхронизации б считывани  устройства, выход первого регистра  вл етс  информационным выходом устройства.

Description

1 1 Изобретение относитс  к вычислительной технике и может быть исполь зовано в системах обмена данными в качестве устройства сопр жени  различных по скоростным характеристикам источников и приемников инфор мации. .. Известно устройство дл  сопр жеНИН , содержащее триггер,- элементы И элемент ИЛИ, регистр сдвига, элемен НЕ, дешифратор адреса, формировател схему сравнени , дешифратор кода запроса, коммутатор каналов ij . К недостаткам этого устройства относ тс  низкое быстродействие. обусловленное необходимостью ожидани  совпадени  г1дресного кода требу емой информации с адресным кодом прин1 1аемойИнформации, а также невысока , надежность из-за отсутстви  контрол  работы. Наиболее близким к изобретению по технической сущности  вл етс  устройство дл  сопр жени , содержащее блок оперативной пам ти, информационный вход которого  вл етс  ин формационньм входом устройства, адресный вход подключен к выходам элементов ШШ группы, вход синхрони зации записи через элемент задержки записи подключен к входу синхронизации записи устройства, суммирующим входам счетчика записи и ревер сивного счетчика и первому входу триггера, а выход - к информационно . му входу коммутатора чтени , выход которого  вл етс  информационным выходом устройства, а управл ющий вход через элемент задержки считыва ни  соединен с входом синхронизации . считывани , вторым входом триггера, суммирующим входом счетчика записи и вычитающим -входом реверсивного счетчика, выход которого через дешифратор нул  соединен с блокирующим входом элементов И первой группы , группы входов элементов И первой и второй групп подключены соответственно к выходам счетчика считьшани  и счетчика записи, управл ющие входы - соответственно к перво му и второму выходам триггера, а вьпсоды - соответственно к входам элементов ИЛИ группы . Недостаток известного устройства . состоит в ограниченной области при ,менеии , так как устройство не обес печивает доступ к произвольным  чей 2 кам блока оперативной пам ти при записи и считывании информации. Цельюизобретени   вл етс  расширение области применени  устройства. Поставленна  цель достигаетс  тем, что в устройство, содержащее блок оперативной пам ти, информационный вход которого  вл етс  информационным входом устройства, а группа выходов соединена с группой информационных входов коммутатора, первый элемент задержки и второй элемент задержки, вход которого соединен с входом синхронизации считывани  устройства, введены два регистра, схема сравнени , элемент И, формирователь импульсов, два .элемента ИЛИ и элемент ИЛИ-НЕ, при чем адресный вход и вход синхрониза ции блока оперативной пам ти  вл ютс  соответственно адресным входом записи и входом синхронизации записи устройства, адресный вход коммутатора  вл етс  адресным входом считывани  устройства, а выход соединен с информационными входами первого и второго регистров, синхровходы которых подключены соответственно к выходам первого и второго элементов ИЛИ, а выходы - соответственно к первому и второму входам схемы сравнени , выходом соединенной с первым входом элемента И, выход которого подключен к входу формировател  импульсов, выходом соединенного с первым входом первого элемента ИЛИ и через первый элемент задержки - с первым входом второго элемента ИЛИ, второй вход которого подключен к выходу второго элемента задержки и первому входу элемента Ш1И-НЕ, выход которого соединен с вторым входом элемента И, а второй вход - с вторым входом первого элемента ИЛИ и входом синхронизации считывани  устройства, выход первого регистра  вл етс  информационным выходом устройства. На фиг.1 представлена блок-схема предлагаемого устройства; на фиг.2 временные диаграммы работы устройства (нумераци  сигналов соответствует нумерации элементов, с вькодов которых данные сигнала снимаютс ). . Устройство содержит (фиг.1) блок 1 оперативной пам ти, коммутатор 2, регистры 3 и 4, схему 5 сравнени , элемент И 6, формирователь 7 импуль-. са (одновибратор), элементы 8 и 9 задержки, элементы ИЛИ 10 и 11, эле мент ИЛИ-НЕ 1/, информационный вход 13, шину 14 входа синхронизации записи , шину 15 адресного входа запис шину 16 адресного входа .считывани , шину 17 входа синхронизации считывани , информационный выход 18 устройства . Устройство работает следующим об разом. Сигналом начала работы устройств служит включение питающего напр жени . При этом обнул етс  блок 1 опе ративной пам ти, построенный на основе регистров. Информаци  источника , принимаема  в виде параллельного кода на информационный вход 13, по синхроимпульсу записи, поступающему по шине 14, записываетс  в  чейку блока 1 оперативной пам ти, определ емую кодом адреса записи, принимаемым по шине 15. . Приемник информации по шине 16 задает адрес опрашиваемой  чейки блока 1 оперативной пам ти, в соответствии с которым информаци  данной  чейки поступает через коммутатор 2 на входы регистров 3 и 4. Запись информации в регистр 3 происхо дит по переднему фронту синхроимпул са считывани , который вьвдаетс  при емником информации по шине 17 и через элемент ИЛИ 10 поступает на синхровход регистра 3. Запись информации в регистр 4 происходит по пе- реднему фронту задержанного синхроимпульса считывани , поступающего на синхровход регистра 4 через элемент задержки и элемент ИЛИ 11. При этом на выходе схемы 5 сравнени  вырабатьшаетс  импульс единичного .уровн , соответствующий несовпадению информации в регистрах 3 и 4. Начало этого импульса совпадает с передним фронтом синхроимпульса считывани , а окончание - с передним фронтом задержанного синхроимпульса считывани . На выходе элемента И 6 поддерживаетс  нулевой уровень, так как оЯ блокируетс  сигналом нулевого уровн  с выхода элемента ИЛИ-НЕ 12 на врем  от момента начала синхроимпульса считывани  до момента окон чани  задержанного синхроимпульса считывани . Ввиду того, что источник и приемник информации могут работать на произвольных частотах, неизбежно возникновение ситуаций, при которых запись информации в одну из  чеек блока 1 оперативной пам ти происходит во врем  вывода информации данной  чейки дл  записи ее в регистры 3 и 4. Если при этом передний фронт синхроимпульса считывани  совпадает по времени с переходным процессом, возникающим в опрашиваемой  чейке в момент смены информации, то в регистр 3 записываетс  искаженна  информаци  (фиг.2а), тогда как в регистр 4, в данном случае, запись происходит после окончани  переходного процесса. В результате этого сигнал несравнени  удерживаетс  на выходе схемы 5 сравнени  после записи информации в регистр 4. После окончани  задержанного синхроимпульса считывани  сигнал с выхода схемы 5 сравнени  через элемент И 6 поступает на вход одновибратора 7. По переднему фронту этого сигнала одновибратор 7 вырабатывает импульс, равный по длительности синхроимпульсу считывани , который через элемент ИЛИ 10 поступает на синхровход ре гистра 3, а также через элемент 8 задержки и элемент ИЛИ 11 - на синхровход регистра 4. Таким образом, осуществл етс  повторна  запись, после которой в регистрах 3 и 4 оказываетс  правильна  информаци . На фиг.26 приведен случай, когда информаци  искажаетс  при записи в регистр 4. При этом также происходит повторна  запись. Кроме того, . при записи в один из регистров 3 или 4 информаци  может быть искажена результате воздействи  импульсной помехи. И в этом случае аналогичным образом происходит исправление искаженной информации. Дл  нормальной работы устройства необходимо выдержать следующие вреенные соотношени : . - врем  задержки элемен та В задержки; . q - врем  задержки элемента 9 задержки; ц- длительность переходного процесса или помехи, «не Длительность синхроимпульса считывани J

Cg - допустимое врем  задержки установлени  информации на выходе устройства после окончани  синхроимпульса считывани  (задаетс  услови ми обмена с приемником информации). К вькоду элемента И 6 может быть подключен элемент индикации, включе-. ние которого будет свидетельствовать о том, что повторна  запись не устран ет ошибку, стало быть она вызвана не случайным сбоем, а выходом из стро  элементов устройства.

Таким образом, предлагаемое устройство обеспечивает произвольный доступ к  чейкам пам ти при обмене между источником и приемником информации , работающими на произвольных частотах. Кроме того, предлагаемое устройство имеет более высокую надежность благодар  обеспечению непрерывного контрол  передаваемой информации и возможности оперативного исправлени  ошибок , вызванных случайными сбо ми , путем организации повторной записи .

(5

и. JL

J6 .

Claims (1)

1. УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ИСТОЧНИКА И ПРИЕМНИКА ИНФОРМАЦИИ, . содержащее блок оперативной памяти, информационный вход которого является информационным входом устройства, а группа выходов соединена с группой информационных входов коммутатора, первый элемент задержки и второй элемент задержки, вход которого соединен с входом синхронизации считывания устройства, отличающееся тем, что, с целью расширения области применения устройства, в него введены два регистра, схема сравнения, элемент И, формирователь импульсов, два элемента ИЛИ и элемент ИЛИ-HE, причем адресный вход и вход синхронизации блока оперативной памяти являются соответственно адресным входом записи устройства, адресный вход коммутатора является адресным входом считывания устройства, а выход соединен с информационными входами пер вого и второго регистров, синхровходы которых подключены соответственно к выходам первого и второго элементов ИЛИ, а выходы - соответственно к первому и второму входам схемы сравнения, выходом соединенной с первым входом элемента И, выход которого подключен к входу формиро вателя импульсов, выходом соединенного с первым входом первого элемента ИЛИ и через первый элемент задержки - с первым входом второго элемента ИЛИ, второй вход которого под- ключен к выходу второго элемента задержки и первому входу элемента ИЛИ-HE, выход которого соединен с вторым входом элемента И, а второй вход - с вторым входом первого элемента ИЛИ и входом синхронизации считывания устройства, выход первого регистра является информационным выходом устройства.