SU1543232A1 - Многоканальное устройство дл регистрации сигналов - Google Patents

Abstract

Изобретение относитс  к приборостроению и может быть использовано дл  регистрации быстропротекающих (например, переходных) процессов с преобразованием масштаба времени при помощи многоканальных самопишуших приборов. Цель изобретени  - повышение точности и расширение частотного диапазона устройства. В устройство, содержащее последовательно соединенные входной преобразователь и первое запоминающее устройство, а также выходной преобразователь, дополнительно введены второе запоминающее устройство, первый и второй мультиплексоры, блок синхронизации, а также последовательно соединенные арифметико-логическое устройство и регистр.6 ил.

Description

Изобретение относитс  к приборостроению и может быть использовано дл  регистрации быстропротекающих (например, переходных) процессов с преобразованием масштаба времени при помощи многоканальных самопишущих приборов.

Целью изобретени   вл етс  повышение точности и расширение частотного диапазона устройства.

На фиг. 1 приведена структурна  схема предлагаемого устройства дл  регистрации сигналов; на фиг . 2 - один из вариантов реализации блока синхронизации; на фиг. 3 и 4 - временные диаграммы, по сн ющие работу устройства регистрации; на фиг. 5 и 6 - то же, по сн ющие работу блока синхронизации.

Многоканальное устройство дл  регистрации сигналов содержит входной преобразователь (ВхП) 1, запоминающие устройства (ЗУ) 2 и 3, мультиплексоры (Мл) 4 и 5, арифметико- логическое устройство (АЛУ) 6, регистр 7, выходной преобразователь (Вых.П) 8, регистрирующее устройство (РУ) 9, блок 10 управлени  (.НУ) и блок 11 синхронизации (БС).

В качестве входного преобразовател  использованы последовательно соединенные коммутатор 12, на входы которого поступают входные сигналы преобразовател  1 и АЦП 13, выход которого  вл етс  информационным выходом преобразовател  1.

Информационный вход преобразовател  8, выходы которого подключены

к входам многоканального РУ 9, соединен с выходом регистра 7, информационным входом ЗУ 3 и первым входом АЛУ b (фиг.1). Второй вход АЛУ 6 подключен к выходу мультиплексора 4, а выход соединен с входом регистра 7.

Первый вход мультиплексора 4 соединен с выходом ЗУ 4, а 1-е разр ды второго - шестого входов первого мульти- плексора 4 соединены соответственно с выходами i, i+1, i+3, i+m+1, i+2m разр дов второго ЗУ 3 (1s1,2,..., UF log-N, где - число циклов суммировани ). Информационный вход ЗУ 2 соединен с выходом преобразовател  1. Вина адреса (ША) св зывает выход адреса БУ 10 с адресными входами коммутатора 12, ЗУ 2 и первым входом мультиплексора 5, причем адресные входы мультиплексора 12 и мультиплексора 5 соединены только с несколькими младшими разр дами ША. Первый (С,) и второй (С) выходы управлени  БУ 10 подключены соответственно к входам за- пуска АЦП 13 и синхронизации занесени  информации в ЗУ 2, а третий (С) к. входу управлени  БС 11. Выходы БС 13, С4, С5,С6,С7 св заны соответственно с входами синхронизации зане- сени  информации в ЗУ 3, управлени  мультиплексором 5, синхронизации записи в регистр 7 и входом управлени  преобразовател  8. Первый выход адреса БС 1t соединен с младшими разр да- ми ЗУ 3, второй подключен к адресным входам преобразовател  8 и к второму входу мультиплексора 5, а третий св зан с адресными входами мультиплексора 4. Выход управлени  БС 11 подклю- чен к управл ющим входам АЛУ 6. Выход мультиплексора 5 подключен к старшим разр дам адреса ЗУ 3.

Блок 10 управлени  содержит таймер 14, блок 15 синхронизации, счет- чик 16 адреса, триггеры 17 и 18 и элемент И 19. Выходы Т, Тй таймера 14 соединены с входами запуска БС 15. Выходы БС 15 подключены: + 1Сч к счетному входу счетчика 16; С,Са и C-j к входам управлени  АЦП 13; ЗУ 2, БС 11 подключены соответственно, как это описано выше. Выход переполнени  счетчика 16 соединен с входом установки в О триггеров 17 и 18, пр мые выходы которых подключены к входам управлени  БС 15, а их инверсные выходы через элемент И 19 св заны с входом установки в О счетчика 16,

входы установки в 1 триггеров 17 и 18 соответственно. Ввод и Вывод  вл ютс  входами управлени  режимами работы устройства.

Выходной преобразователь 8 содержит п цифроаналоговых преобразователей (ЦАП) 20 - 1 ,. .. ,20-п, где п - число каналов и дешифратор 21. Адресный вход преобразовател  8  вл етс  входом дешифратора 21, выходы которого подключены к входам синхронизации занесени  информации в ЦАП 20-120-п.

Входу управлени  преобразовател  8 соответствует выход С7 БС 11 с выходом стробировани  дешифратора 21. Информационные входы ЦАП 20-1,...,20-п, объединенные между собой, подключены к выходу регистра 7, а выходы ЦАП 20-1,...,20-п  вл ютс  выходами преобразовател  8.

Один из возможных вариантов реализации блока 11 синхронизации, когда общее число каналов , приведен на фиг. 2. БС 11 содержит генератор

22импульсов, счетчик 23, логическую схему 24, а также элементы И 25 - 27.

Выход генератора 22 соединен со счетным входом счетчика 23 и первыми входами элементов И 25 - 27. К входам А,В,С,Е схемы 24 подключены соответственно выходы первого, второго, третьего, четвертого и седьмого разр дов счетчика 23, вход записи которого  вл етс  входом управлени  БС 11 и соединен с выходом Сэ БС 15. Инверсный выход переполнени  счетчика

23соединен с входом разрешени  счета этого счетчика, а на его входах установки посто нно установлен код X (00110000). Выходы четвертого, п того и шестого разр дов счетчика 23  вл ютс  вторым выходом адреса БС 11 и подключены к адресному входу преобразовател  8 и второму входу мультиплексора 5, вход управлени  которого соединен с выходом седьмого разр да счетчика 23 (С5). Первый F , второйG и третий Н выходы схемы 24 соответственно подключены к вторым входам элементов 25 - 27, выходы которых С, С 7 и С6 подключены к входам синхронизации записи ЗУ 3, входу управлени  преобразовател  8 и входу синхронизации записи регистра 7. Четверта  (I), п та  (К) и шеста  (L) группы выходов схемы 24 соединены соответственно с младшими разр дами адреса ЗУ 3 (первый выход адреса БС 11),

адресными входами мультиплексора 4 (третий выход адреса ЬС 11) и управл ющим входом ЛЛУ 6 (выход управлени  ЬС 11).

В работе устройство можно выделить два режима: вгода и вывода информации.

В исходном состо нии, когда триггеры 17 и 18 наход тс  в состо нии О, элемент 19 открыт и счетчик 1Ь установлен в состо ние О.

В режиме ввода информации в ЗУ 2 занос тс  коды выбора мгновенных

значений сигналов U

1

.«Импульсом на входе Ввод триггер 17 устанавливаетс  в 1. В этом случае БС 15 запускаетс  только импульсами Т таймера 14 с периодом следовани  &t/n, где ut - шаг дискретизации входных сигналов.. После каждого импульса Т, БС 15 вырабатывает сигналы С о С Ј и + 1Сч, поступающие на входы запуска АЦП 13, синхронизации занесени  информации в ЗУ 2 и на счетны вход счетчика 16 (см. временную дна- грамму на фиг. 3).

Выходной код счетчика 16 по ША поступает на адресные входы ЗУ 2 и коммутатора 12. Взаимодействие блоков устройства в режиме ввода при исполь- зовании преобразовател  1, реализованного посредством коммутатора 12 и АЦП 13, следующее. При помощи коммутатора 12 на вход АЦП 13 подаетс  один из входных сигналов Uk(k 1,...,п). Номер входа устройства, подключаемого к АЦП 3, определ етс  кодом младших разр дов счетчика 16 (например, при коммутатор 12 подключен только к трем самым младшим разр дам счетчика 16). После запуска сигналом С, АЦП 13 входной сигнал UK преобразуетс  в код , где j - номер выборки сигнала в k-м канале. По окончании преобразовани  сигнала Uk в код через врем  tH, определ емое быстродействием АЦП 13, код х,: заноситс  в соответствующую  чейку ЗУ 2 в момент поступлени  на его вход синхронизации сигнала Сг. Затем сигнал +1Сч поступает на счетный вход счетчика 16 и он увеличивает свое состо ние на единицу, а на вход АЦП 13 через коммутатор 12 поступает следующий сигнал U

к-м

и т.д.

Описанна  последовательность продолжаетс  до наступлени  переполнени  счетчика 16. В этом случае сигнал на выходе переполнени  счетчика 16 сбрасывает триггер 17 в О и устройство переходит в исходное состо ние . В результате в ЗУ 2 будут занесены коды выборок мгновенных значений входных сигналов в следующем пор дке:

10

5 0 5

0

5

0

(О

X

X

21

4 К-1

ПО

X

1 п

X

J

X

П К 1

где

,

х « х п

х nj

величина К зависит от емкости ЗУ

равной пК. Младша  часть адреса  чейки, в которой хранитс  код хKj, определ ет номер канала К, а старша  - номер выборки j.

В режиме вывода информации коды выборок мгновенных значений сигналов U,, ..., им из ЗУ 2 последовательно поступают на первый вход мультиплексора 4 и после преобразовани  в бпаках 3-7 при помощи выходного преобразовател  8 выводитс  в виде непрерывных функций, регистрируемых устройством 9.

Импульсом на входе Вывод триггер 18 устанавливаетс  в 1. В этом случае БГ 15 запускаетс  только импульсами т таймера 14, период следовани  которых равен ДТ/n, где UT - шаг дискретизации выходных сигналов. Обычно Л Т ut. После каждого импульса ТЈ БС 15 вырабатывает сигналы С и через врем  Тп, необходимое дл 

3-7.

П О

х„ .. . . которые поступают первый вход мультиплексора 4 и

выполнени  операций в блоках 20, + 1Сч (фиг. 4). Сигнал С3 поступает на вход управлени  БС 11. Код с младших разр дов адреса счетчика 16 поступает на первый вход мультиплексора 5.

Из ЗУ 2 последовательно вывод тс  коды выборок х,„ , х,,,,. .... х,

X

на

5 после преобразовани  в блоках 3-7 поступают на вход выходного преобразовател  8. Распределение преобразованных выборок по каналам осуществл етс  при помощи выходных сигналов

О дешифратора 21. После преобразовани  с помощью ЦАП 20 - к выборки хк в напр жение восстановленный сигнал канала передаетс  на РУ 9.

Дл  расширени  частотного диапаэо5 на интерполируемых сигналов необходимо выборку у; формировать в виде

1

8 Xi+

+ IXJ

(1)

где х-( , xj,

х - следующие друг за другом выборки интерполируемого L .сигнала.

Дл  получени  величины yj в соответствии с формулой (1) могут быть использованы рекуррентные соотношени 

xi У2 - Уз;

Уг

+ у5;

I УЭ этом у у (

Уо

У2 + У,

(2) (3)

(4) (5)

Учитыва , что выборка , поступающа  на вход мультиплексора 4, преобразуетс  согласно формулам (2)-(5), а затем интерполируетс  в соответствии с алгоритмом (1-3) введем обозначени  S0 y S, 2y y, yj , S2 y2, S, хэ, St, z, , S5 z2 и запишем общий алгоритм преобразовани  в блоках 3-7 дл  выборки k-ro канала

SQ хк - SiK- ,

S«K Q Son 2N

№85К J

Мк

0 + гк

SЈK + S.,K ,

S4n. S1K+ S4K

; - с - - ч + Q Э5К а4К 2 IK 5К

(6)

(7)

(8)

(9)

(10)

(10

Величина S5k код интерполированной выборки, поступающей на вход преобразовател  8, SOK 7 S4K вспомогательные величины. Значени  SOK- SJK вычисл ютс  при поступлении из ЗУ 2 выборки х к дл  выбранного k-ro кана- ла, а затем дл  всех п-1 каналов вычисл ютс  величины 84, Ss в общей сложности N раз.

Синхронизаци  работы блоков 3-7 осуществл етс  выходными сигналами БС 11. На структурной схеме БС 11 (фиг. 2), цифры в скобках над соответствующими выходами БС 11 обозначают номер блока, управл емого по данной шине. Запуск БС 11 осуществл етс  импульсом С, поступающим с БС 15, по которому в счетчик 23 записываетс  код, установленный на входе

0

5

0

50

5

0

5 0 5

данных. С этого момента счетчик 23 начинает счет выходных импульсов генератора 22, который продолжаетс  до тех пор, пока сигнал на выходе П переполнени  не запретит счет. Выходной код счетчика 23 преобразуетс  при помощи логической схемы 24 в сигналы управлени . Сигналы на первых трех выходах (F, G, Н) схемы 24 разрешают прохождение выходных импульсов генератора 22 через элементы И 25-27.

Седьмой разр д выхода счетчика 23 подключен к входу управлени  мультиплексором 5, а также к входу Е схемы 24, сигнал на его выходе определ ет в режиме вычислени  каких величин находитс  БС 11. Если этот сигнал равен логическому О, то вычисл ютс  значени  S0-S 3 дл  канала, номер которого определ етс  кодом на младших разр дах счетчика адреса, если 1, то производитс  вычисление S., S5 дл  всех каналов. Так как 1-е разр ды второго-шестого входов мультиплексора 4 подключены соответственно к выходам i, i+ 1,i+3, i+m+1, i + 2m разр дов ЗУ З, то прохождение кода через эти входы мультиплексора 4 соответствует его умножению на константы 1, 1/2, 1/8, 1/2N, 1/2N2 , АЛУ 6 реализует при операции над двум  операндами у и х, которые подаютс  соответственно на первый и второй входы АЛУ 6: z у + х, z у - х, z х, где z - результат на выходе АЛУ 6. Последн   операци  z х соответствует пропусканию операнда на выход АЛУ 6 без изменений.

В соответствии с алгоритмом преобразовани  (формулы (6)-(11)) значени  SQK- S-jK последовательно определ ютс  дл  выборки обрабатываемого канала, когда на седьмом разр де выхода счетчика 23 логический О. Текущие значени  S и Sg. дл  всех каналов вычисл ютс  при логической 1 на выходе Е схемы 24. На временных диаграммах (фиг. 5) представлены импульсы С, поступающие на вход БС 11 (фиг. 5а) вычисл емые величины (фиг. 56), выходной код младших разр дов счетчика 16, определ ющего номер канала, дл  которого вычисл ютс  величины S0-S 5 интерполируемой выборки (фиг. 5в), выходной код четвертого, п того и шестого разр дов счетчика 23 при логической 1 в седьмом разр де выхода этого счетчика, определ ющий номер

канала, дл  которого вычисл ютс  величины Јх, S (фиг. 5г) .

Обща  дл  всех каналов последовательность формировани  сигналов на выходах БС 11 при вычислении значеS , S5,

SS

приведений S0, S, ,

ны на фиг. 6 дл  одного цикла. Эти сигналы могут быть представлены также в виде таблицы, в которой прин та следующа  кодировка адресов и сигналов управлени : 1 на выходе F есть сигнал синхронизации записи в ЗУ 3; 1 на выходе G есть сигнал строби- ровани  дешифратора 21, который с его выхода поступает на вход синхронизации одного из ЦАП 20; 1 на выходе Н есть сигнал синхронизации записи регистра 7. Кодами 000, 001, 010, , 100, 101 на группе выходов I, формируетс  младша  часть адреса на адресных входах ЗУ 3, в которых хран тс  величины SQ, S, ,

Ss соответственно. Стар10

15

20

с с с 3 2. s ,

ша  часть адреса на адресных входах 25 ЗУ 3, поступающа  с выхода мультиплексора 5, определ ет номер канала, дл  которого вычисл ютс  указанные вели- - чины. Кодам 000, 001, 010, 011, 100, 101, на группе выходов К схе-30 второе запоминающее устройство, перФормула изобретени 

Многоканальное устройство дл  регистрации сигналов, содержащее после довательно соединенные входной преобразователь и первое запоминающее устройство , а также выходной преобразователь , выходы которого подключены к регистрирующему устройству, и блок управлени , первый и второй управл ющие выходы которого соединены соответственно с входами управлени  входного преобразовател  и входом синхронизации занесени  информации первого запоминающего устройства, к адресным входам которого подключен выход адреса блока управлени , соединенный также младшими разр дами с адресным входом входного преобразовател , отличающеес  тем, что, с целью повышени  точности и расширени  частотного диапазона, в него введены

мы 24 задаетс  вход, по которому код из ЗУ 3 поступает через мультиплексор 6 на вход X АЛУ 6. Дл  000 это значение выборки х. k-го канала, поступающей с выхода ЗУ 2 на первый вход мультиплексора 4, дл  001, 010, 011, 100, 101 - это код, поступающий с выхода ЗУ 2 и умноженный в результате монтажного сдвига на константу: 1, 1/2, 1/23, 1/2N, 1/N2 соответственно. Коды 00, 01, 10 на группе выходов L определ ют операцию АЛУ , , z у - х соответственно. Значком х обозначено произвольное состо ние сигналов.

Дл  режима вычислени  значений S0, S(, Su, S , 84., S5 на временных диаграммах (фиг. 6) приведены реализуема  формула, код на младших разр дах адреса ЗУ 3 (фиг. 6а), код на входе АЛУ 6 (фиг. 66), операци  АЛУ 6 (фиг. 6в) сигналы синхронизации записи в регистр 7 (фиг. 6г), ЗУ 3 (фиг. 6д) и дешифратор 21 (фиг. бе), а также условные состо ни  счетчика 23 (фиг. 6ж) и выходные коды четвертого , п того и шестого разр дов этого счетчика (фиг. 6з), определ ющих

35

40

45

5С

55

вый и второй мультиплексоры, блок син хронизации, а также последовательно соединенные арифметико-логическое устройство и регистр, выход которого соединен с информационными входами выходного преобразовател , второго запоминающего устройства и первым входом арифметико-логического устройства , второй вход которого подключен к выходу первого мультиплексора, первый вход которого соединен с выходом первого запоминающего устройства, a i-e разр ды второго - шестого входов первого мультиплексора соединены соответственно с выходами i, i+1, i+3, i+m+1, i+2m разр дов второго запоминающего устройства (,2,..., m log2N, где - число циклон суммировани ), на вход синхронизации записи которого подключен первый выход управлени  блока синхронизации, второй - п тый выходы управлени  которого подключены соответственно к входу управлени  второго мультиплексора, управл ющим входам арифметико-логического устройства, входу синхронизации записи регистра и входу управлени  выходного преобразовател , к адресному входу которого подключен вто0

5

0

5 0 второе запоминающее устройство, перномер канала, дл  которого определ ютс  величины S4, S5 .

Предлагаемое устройство обладает более широким частотным диапазоном и большей точностью.

Claims (1)

1. Формула изобретени 

   Многоканальное устройство дл  регистрации сигналов, содержащее последовательно соединенные входной преобразователь и первое запоминающее устройство , а также выходной преобразователь , выходы которого подключены к регистрирующему устройству, и блок управлени , первый и второй управл ющие выходы которого соединены соответственно с входами управлени  входного преобразовател  и входом синхронизации занесени  информации первого запоминающего устройства, к адресным входам которого подключен выход адреса блока управлени , соединенный также младшими разр дами с адресным входом входного преобразовател , отличающеес  тем, что, с целью повышени  точности и расширени  частотного диапазона, в него введены

   5

   0

   5

   С

   5

   вый и второй мультиплексоры, блок синхронизации , а также последовательно соединенные арифметико-логическое устройство и регистр, выход которого соединен с информационными входами выходного преобразовател , второго запоминающего устройства и первым входом арифметико-логического устройства , второй вход которого подключен к выходу первого мультиплексора, первый вход которого соединен с выходом первого запоминающего устройства, a i-e разр ды второго - шестого входов первого мультиплексора соединены соответственно с выходами i, i+1, i+3, i+m+1, i+2m разр дов второго запоминающего устройства (,2,..., m log2N, где - число циклон суммировани ), на вход синхронизации записи которого подключен первый выход управлени  блока синхронизации, второй - п тый выходы управлени  которого подключены соответственно к входу управлени  второго мультиплексора, управл ющим входам арифметико-логического устройства, входу синхронизации записи регистра и входу управлени  выходного преобразовател , к адресному входу которого подключен второй выход адреса блока синхронизации, соединенный также с вторым входом второго мультиплексора, на первый вход которого подключены младшие разр ди выхода адреса блока управлени , третий управл ющий выход которого соединен с входом управлени  блока синхронизации, третий и первый выходы

   адреса которого подключены соответст венно к адресному входу первого мультиплексора и младшим разр дам адреса второго запоминающего устройства, старшие разр ды адреса которого соединены с выходом второго мультиплексора .

   фиг. 2

   «Ч

   1л1

   (t$l (Hi

   ГЙ

   I

   1э

   1

   el

   « OJ

   4