SU1513628A1 - Устройство для приема двоичного кода - Google Patents
Устройство для приема двоичного кода Download PDFInfo
- Publication number
- SU1513628A1 SU1513628A1 SU874287480A SU4287480A SU1513628A1 SU 1513628 A1 SU1513628 A1 SU 1513628A1 SU 874287480 A SU874287480 A SU 874287480A SU 4287480 A SU4287480 A SU 4287480A SU 1513628 A1 SU1513628 A1 SU 1513628A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- unit
- input
- output
- inputs
- block
- Prior art date
Links
Landscapes
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
- Analogue/Digital Conversion (AREA)
Description
Изобретение относится к электросвязи. Цель изобретения - повышение достоверности приема двоичного кода. Устр-во содержит АЦП 1, вычитающие блоки 2 и 10, запоминающий блок 3, блок счетчиков 4 импульсов, пороговый блок 5, регистр 6 сдвига, блок
2
перемножителей 7, формирователь 8 сигнала "Коэффициенты базисной функции", сумматор 9, управляемый г-р 11 шума, блок вычисления (БВ) 12 дисперсии и среднего значения шума и умножитель 13. БВ 12 по двум соседним значениям напряжения шума вычисляет дисперсию Сш и среднее значение шума био-, которые являются управляющими сигналами для г-ра 11. Он вырабатывает реализации шума, которые поступают на вычитающий блок 10, что снижает уровень шума на приеме. БВ 12 вычисляет также значение сигнала Υ (1·Τ), которое поступает на умножитель 13. Откорректированное таким образом значение этого сигнала пода- ется в каждом тактовом интервале Т на вычитающий блок 2. В результате на его выходе будет присутствовать уточненное значение сигнала. Цель достигается введением вычитающего блока 10, г-ра 11, БВ 12 и умножителя 13. 1 ил.
ΐ—1 г
1513628 А1
3
1513628
4
Изобретение относится к электросвязи и может быть использовано в
системах передачи данных для приема
двоичных кодовых последовательностей. $
Целью изобретения является повышение достоверности приема двоичного кода.
На чертеже представлена структурная электрическая схема устройства ю для приема двоичного кода.
Устройство для приема двоичного кода содержит аналого-цифровой преобразователь (АЦП) 1, вычитающий блок 2, запоминающий блок 3, блок 4 15
счетчиков импульсов, пороговый блок 5, регистр 6 сдвига, блок 7 перемножителей, формирователь 8 сигнала "Коэффициенты базисной функции", сумматор 9, дополнительный вычитающий ^0 блок 10, управляемый генератор 11 шума, блок 12 вычисления дисперсии и среднего значения шума и умножитель 13· 25
Устройство для приема двоичного кода работает следующим образом.
Перед началом сеанса передачи и приема двоичного кода производится настройка устройства (имитируется ^0 прием "0"). С этой целью дополнительный вычитающий блок 10 принимает из канала сигнал, значения которого в каждом тактовом интервале Т составляют, 35
и< - ис. + и
где υά. и иы. - соответственно значения сигнала и шу- 40 ма в ί-й момент времени Т,
и передает на вход АЦП, который преобразует сигнал в цифровую форму. С выхода АЦП 1 значение ии; (ис; = 0) 45
подается параллельно на вычитающий блок 2 и блок 12 вычисления. При этом на выходе АЦП 1 формируется сигнал "0".
С выхода вычитающего блока 2 по- 5θ лученное значение шума поступает на' вход запоминающего блока 3. По это.му значению из запоминающего блока 3 считывается Ь-разрядное слово, наличие "1" в разрядах которого разре- 55 шает добавление "1" к содержанию соответствующего счетчика блока 4 счетчиков (пороговый блок 5 на время первых тактов приема блокирован, так
как определение первого разряд:; передаваемого кода произойдет спустя Ь тактов). После этого по команде "Сдвиг влево" состояние каждого д-го (где з 1,2,3,..., Ь) счетчика блока ,4 счетчиков перепишется в (з+1)-й при этом 1-й счетчик блока счетчиков 4 обнулится. Аналогичные процедуры (прием напряжения шума, преобразование в цифровую форму, декодирование, сдвиг) после этого повторяется еще (к—1) раз, после чего в крайнем Ь-м счетчике блока 4 счетчиков накопится число "1", сколько раз первый разряд передаваемого кода определен как "1".
Пороговый блок 5 Ь-м тактом разблокируется и включается в работу, (формируя на своем выходе "0" в каждом Т. Логические "0", попадая на регистр 6 и сдвигаясь в нем, запрещают прохождение значений сигнала "Коэффициенты базисной функции"
Υ(Κ-Τ) с выходов формирователя 8 через блок 7 перемножителей. В результате сумматор 9 в режиме настройки не формирует значение модели сигнала, т.е. имд =0.
Блок 12 вычисления по двум соседним значениям напряжения шума вычисляет дисперсию и среднее значение шума С ω>0 ., которые, являются управляющими сигналами для управляемого генератора 11, который в каждом Т. генерирует значение υω которое поступает на дополнительный вычитающий блок 10 и снижает уровень шума на приеме.
В режиме работы при поступлении на второй вход дополнительного вычитающего блока 10 Ь последовательных значений и с. в результате работы вычитающего блока 2,. запоминающего блока 3, блока счетчиков 4 и порогового блока 5 на выходе последнего появится первое значение разряда передаваемого кода (логическая "1"). Попадая на вход регистра 6, сигнал "1" разрешает прохождение соответствующего значения Υ (к,Т) с выходов формирователя 8 через блок 7 перемножителей на вход сумматора 9, который на своем выходе определяет значение Цм>;. Так как значение Ц^; появится на выходе сумматора 9 только спустя Ь тактов Т после поступления на второй вход блока 12 вычисления значения и<, то последнее оперирует при
5
6
151
вычислении значениями и · . и и «· · .
После вычисления (5 и5и0 полученные значения поступают на управляемый генератор 11 для выработки реализации шума. Поступающие на умножитель 13 значения сигнала Υ (1»Т) вычисляются блоком 12 вычисления в соответствии с выражением
γ (1 т) = (и;.ь —ω.ο) /и Μ.ί ·
Откорректированное таким образом значение сигнала Υ (1»Т) подается в каждом Т на второй вход вычитающего блока 2, вследствие чего на его выходе присутствует уточненное значение сигнала.
Claims (1)
- Формула изобретенияУстройство для приема двоичного кода, содержащее последовательно соединенные аналого-цифровой преобразо- 25 дватель, вычитающий блок и запоминающий блок, последовательно соединенные блок счетчиков импульсов, пороговый блок и регистр сдвига, а также формирователь сигнала "Коэффициенты 30 базисной функции", блок перемножителей и сумматор, к входам которого подключены соответствующие выходы блока перемножителей, выходы регистра сдвига подсоединены к соответст- «вующим входам блока перемножителей, другие входы которого подключены к соответствующим выходам формирователя сигнала "Коэффициенты базисной функции", выходы запоминающего блока подключены к информационным входам блока счетчиков,причем объединенные входы блока счетчиков и выход порого10 вого блока являются соответственно тактовым входом и выходом устройства, отличающееся тем, что, с целью повышения достоверности приема двоичного кода, введены последо15 вательно соединенные блок вычисления дисперсии и среднего значения шума и умножитель, выход которого подключен к второму входу вычитающего блока, последовательно соединенные управляемый генератор шума и дополнительный вычитающий блок, выход которого подключен к входу аналого-цифрового преобразователя, при этом выход сумматора подключен к второму входу умножителя и первому входу блока вычисления дисперсии и среднего значения шума, второй вход которого подключен к выходу аналого-цифрового преобразователя., второй и третий выходы блока вычисления дисперсии и среднего значения шума подключены к соответствующим входам управляемого генератора шума, причем второй вход дополнительного вычитающего блока является, информационным входом устройства.•
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU874287480A SU1513628A1 (ru) | 1987-07-20 | 1987-07-20 | Устройство для приема двоичного кода |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU874287480A SU1513628A1 (ru) | 1987-07-20 | 1987-07-20 | Устройство для приема двоичного кода |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1513628A1 true SU1513628A1 (ru) | 1989-10-07 |
Family
ID=21320696
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU874287480A SU1513628A1 (ru) | 1987-07-20 | 1987-07-20 | Устройство для приема двоичного кода |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1513628A1 (ru) |
-
1987
- 1987-07-20 SU SU874287480A patent/SU1513628A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3959637A (en) | Digital filter | |
SU1513628A1 (ru) | Устройство для приема двоичного кода | |
SE426200B (sv) | Omvandlare for omvandling av en delta-sigmamodulerad signal till en pulskodmodulerad signal | |
EP0066265B1 (en) | D-a converter | |
SU860051A1 (ru) | Преобразователь двоичного кода в двоично-дес тичный и двоично-дес тичного в двоичный | |
JPS61251329A (ja) | 内部演算速度の小さいdpom符号器 | |
SU783975A1 (ru) | Устройство декодировани импульсной последовательности | |
SU1511865A2 (ru) | Устройство дл передачи двоичного кода | |
SU744544A1 (ru) | Устройство дл преобразовани кодов | |
SU660048A1 (ru) | Двоичный умножитель числа импульсов на 5 | |
SU436393A1 (ru) | Накопитель импульсных сигналов | |
SU441648A1 (ru) | Генератор напр жени ступенчатой формы | |
SU1008904A1 (ru) | Устройство дл преобразовани частоты | |
SU913373A1 (ru) | Умножитель частоты следования периодических импульсов1 | |
SU392494A1 (ru) | I ВСЕСОЮЗНАЯ|j;rn-:-fVi|O.TF)inHMFnMMАвторыЗа вительКиевска экспедици Украинского научно-исследовательскогогеологоразведоуного институтаSHSJiHOTEKA | |
SU1149243A1 (ru) | Реверсивный преобразователь двоичного кода в двоично-дес тичный | |
SU894720A1 (ru) | Устройство дл вычислени функций | |
SU1035820A1 (ru) | Цифровое устройство слежени за задержкой | |
SU1262477A1 (ru) | Устройство дл вычислени обратной величины | |
SU1239708A1 (ru) | Устройство дл вычислени пор дковых статистик последовательности двоичных чисел | |
SU1127086A2 (ru) | Адаптивный импульсно-кодовый модул тор | |
RU1783618C (ru) | Преобразователь двоично-К-ичного кода в двоичный код | |
SU993245A1 (ru) | Преобразователь последовательного двоичного кода в число-импульсный код | |
SU1120321A1 (ru) | Устройство дл извлечени корн седьмой степени | |
SU1683008A1 (ru) | Устройство дл суммировани @ последовательных чисел |