SU1434496A1 - Устройство дл управлени регенерацией информации в блоках пам ти - Google Patents

Abstract

Изобретение относитс  к. вычислительной технике и предназначено .дл  использовани  в запоминающих .устройствах на динамических элементах пам ти. Цель изобретени  - упрощение устройства. Устройство содержит делитель 1 частоты, счетчик 2 адресов строк, мультиплексор 3 адресов строк, триггер 4,  вл ющийс  триггером запросов регенерации низкого приоритета, триггер 5,  вл ющийс  триггером запросов регенерации высокого приоритета, элементы НЕ 6, И 7, И-НЕ 8,.ИЛИ 9. Устройство позвол ет повысить гибкость дисциплины обсл живани  блока динамической пам ти , при этом врем  , в течение которого логикой схемы принимаетс  рещение о проведении регенерации по запросу высокого приоритета,  вл етс  минимальным, регенераци  выполн етс  также в минимальное врем . 1 ил. с (Л

Description

го

АЛГ

4

4 Од

Изобретение относитс  к вычислительной технике и предназначено дл  использовани  в запоминающих устройствах , на динамических элементах пам ти .

Целью изобретени   вл етс  упрощение устройства.

На чертеже показана схема устройства .

Устройство содержит делитель 1 частоты, счетчик 2 адресов строк, I мультиплексор 3 адресов строк, триг- I гер 4,  вл ющийс  триггером запросов I регенерации низкого приоритета, триг I гер 5,  вл ющийс  триггером запросов регенерации высокого приоритета, элементы НЕ 6, И 7, И-НЕ 8 и ИЛИ 9, синхровход 10, входы 11 и 12 синхронизации триггеров 4 и 5, выход 13 делител  1, входы 14 и 15 установки триггеров 4 и 5, входы 16 и 17 сбро- I са триггеров 4 и 5, управл ющий вход 18 мультиплексора 3 строк соединен с выходом элемента ИЛИ 9, входы 19 и 20 мультиплексора 3 адресный вход 20 адресньш выход 21, вход 22 сброса триггера 5, вход 23 установки триггера 4, вход 24 обращени , выход 25 обращени  и управл ющий вход 26 мультиплексора 3.

Устройство работает следующим I образом.

В исходном состо нии триггеры 4 и 5 установлены в О, причем триг- 1 гер 5 удерживаетс  в этом состо нии : по входу 22 сброса с инверсного выхода триггера 4. Сигнал обращени  от внешних устройств поступает на вход 24 элемента НЕ 6 и, пройд  через : элемент И 7,- передаетс  на выход 25 устройства (в процессор) и устанавливает на входе 26 мультиплексора 3 адресов строк потенциал, разрешающий подключение к выходу 21 (к ЗУ) адресных шин внешних устройств с входа 20.

Делитель 1 принимает на вход 10 синхроимпульсы, а на его выходе 13 формируютс  временные метки запросов на регенерацию, которые подаютс  на установочные входы 14 и 15 триггеров 4 и 5. При поступлении на входы 11 и 12 синхронизации синхроимпульса, триггер 4 переходит в единичное состо ние и с входа 22 триггера 5 сниг- мает потенциал сброса (состо ние триггера при этом не мен етс ).

0

5 0 5 о

Q g

5

0

5

При отсутствии запроса внешних устройств на выходе элемента НЕ 6 устанавливаетс  потенциал, разрешающий прохождение сигнала регенерации с пр мого выхода триггера 4 через элемент Й-НЕ 8 и ИЛИ 9 на вход 18 мультиплексора 3 адресов строк. В результате адресные шины с входа 19 подключаютс  к выходу 21 дл  проведени  регенерации строки в ЗУ. Сигнал регенерации с выхода элемента ИЛИ 9 подаетс  также на входы 16 и- 17 сброса триггеров 4 и 5. С приходом синхроимпульса на входы 11 и 12, триггер 4 устанавливаетс  в нулевое состо ние, а с его нулевого выхода на триггер 5 подаетс  сигнал сброса (триггер 5 не мен ет своего нулевого состо ни ). Кроме того, концом сигнала регенерации содержимое счетчика 2 адресов строк увеличиваетс  на единицу. Цикл регенерации завершен.

При наличии запросов внешних устройств на выходе элемента НЕ 6 устанавливаетс  потенциал, запрещающий прохождение сигнала регенерации по запросу низкого приоритета с пр мого выхода триггера 4 через И-НЕ 8. Регенераци  задерживаетс  до обработки всех запросов внешних устройств. Если ввиду большой нагрузки на процессор, запрос регенерации низкого приоритета не отработан к моменту прихода , следующего импульса с выхода 13 делител  1 (триггер 4 в единичное состо ние , триггер 5 - в нулевом, сигнал сброса с входа 22 сн т), устройство отрабатывает цикл регенерации по запросу высокого приоритета, сопровождаемый остановкой обращений внешних устройств. Импульс запроса на регенерацию поступает на установочные входы 14 и 15 триггеров 4 и 5, но триггер 4 находитс  в единичном состо нии а триггер 5 с приходом на вход 12 синхроимпульса устанавливаетс  в единичное состо ние. Сигнал с инверсного выхода триггера 5 блокирует прохождение через элемент И 7 запросов от внешних устройств и через элемент ИЛИ 9 поступает на вход 18 мультиплексора 3 адресов строк. А,цресные пины с выхода счетчика 2 адресов строк подключаютс  к выходу 21 дл  проведени  регенерации строки в ЗУ. Сигнал регенерации с выхода элемента ИЛИ 9 также поступает на входы сброса 16 и

17 триггеров 4 и 5. Пришедший на выходы 11 и 12 синхроимпульс опроки- дывает в нулевое состо ние триггер 5 запросов регенерации высокого при- оритета и снимает сигнал установки с входа 23 триггера- 4 запросов регенерации низкого приоритета (триггер 4 не мен ет своего единичного состо - ки ). Кроме TorOj концом сигнала ре- генерации с выхода элемента ИЛИ 9 содержимое счетчика 2 адреса строк увеличиваетс  на единицу. По окончании цикла регенерации по запросу высодержащее мультиплексор адресов строк, счетчик адресов строк, первый и второй триггеры, делитель частоты, элемент И-НЕ, элемент ИЛИ, элемент И и элемент НЕ, вход которого  вл етс  входом сигнала обращени  устройства и подключен к первому- входу элемента И, второй вход которого подключен к инверсному выходу второго триггера и к первому входу элемента ИЛИ, второй вход которого подключен к выходу элемента И-НЕ, первый и второй входы которого подтспючены соответственно

сокого приоритета, триггер 4 остает- is выхеду элемента НЕ и пр мому выхос  во взведенном состо нии и возбуждает цикл регенерации при отсутствии запросов от внешних устройств.

Таким образом, делитель частоты формирует метки запросов регенерации , а устройство реализует цикл регенерации по запросам низкого или высокого приоритета.

По окончании каждого цикла регенерации содержимое счетчика адресов строк увеличиваетс  на единицу. Полный цикл регенерации-производитс  последовательным обходом всех, строк. Регенераци  по запросу низкого приоритета происходит в интервалах между обращени ми внешних устройств и, таким образом, ее вли ние на эффективное быстродействие ЗУ сводитс  до минимума. Запрос регенерации высокого приоритета, сопровождаемый задержкой основных обращений, происходит в случае, если процессор работает на пределе производительности.

Claims (1)

1. Формула изобретени 

   Устройство дл  управлени  регенерацией информации в блоках пам ти,

   ду первого триггера, первый установочный вход которого подключен к выходу делител  частоты, выход счетчика адресов строк подключен к первому

   информационному входу мультиплексора адресов строк, второй информационный вход и выход которого  вл ютс  соответственно адресным входом и адресным выходом устройства, выход элемента И  вл тс  выходом сигнала обращени  устройства и подключен к первому управл ющему входу мультиплексора адресов строк, второй управл ющий вход которого подключен

   к выходу элемента ИЛИ, обличающеес  тем, что, с целью упрощени  устройства, выход элемента ИЛИ подключен к счетному входу счетчика адресов строк, к входу сброса первого триггера и первому входу сброса второго триггера, второй вход сброса и пр мой выход которог о подключены к инверсному выходу и второму входу установки первого триггера, тактовйй

   вход которого подключен к входу делител  частоты и тактовому входу второго триггера, вход установки которого подключен к выходу делител  частоты.